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经验秘笈:高速PCB设计


高速板设计技术(HighSpeedBoardDesign)
目录

高速板设计技术(HIGHSPEEDBOARDDESIGN) 1. 电源分配 1.1 电源分配网络作为动力源 1.1.1 阻抗的作用 1.1.2 电源总线法 vs 电源位面法 1.1.3 线路噪声过滤 1.1.4 旁路电容的放置 1.2 电源分配网络作为信号回路 1.2.1 自然的信号

返回线路 1.2.2 总线 vs 信号回路平面 1.3 设计板面应考虑电源分配 1.3.1 当心电源层割缝 1.3.1.1 地线电缆的有效性 1.3.1.2 分离模拟电源平面与数据电源平面 1.3.1.3 避免重叠分离的板平面 1.3.1.4 隔开敏感元件 1.3.1.5 隔开敏感元件将电源总线靠近信号线
2. 传输信号线

1 3 3 3 4 5 8 9 9 10 10 11 11 12 12 12 12

2.1 传输线分类 2.1.1 对带状线来说: 2.1.2 对微波传输线: 2.2 计算分散的负载 2.3 反射 2.4 反射定量化 2.5 传输线布局法则 2.5.1 避免断点 2.5.2 不要使用 STUB 和 TS 3. 色度亮度干扰 3.1 电容性干扰 3.2 电感性干扰

14 14 15 15 16 18 25 25 26 26 26 28
1

3.2.1 线圈的尺寸和紧密程度 3.2.2 负载阻抗 3.3 干扰解决方法总结 4.电磁干扰(EMI) 4.1 环路(LOOPS) 4.2 过滤(FILTERING) 4.2.1 EMI 过滤器 4.2.2 铁氧体噪声干扰抑制器(ferrite noise suppressors) 4.3 设备速度 总结

29 29 29 30 30 30 30 31 32 33

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高速板设计技术(HighSpeedBoardDesign)
前言 如今, 许多系统设计中最重要的因素就是速度问题。 66MHz 到 200MHz 处理器是很普通的; 233-266MHz 的处理器也变得轻易就可得到。对于高速度的要求主要来自: a) 要求系统在令用户感到舒适的、很短时间内就能完成复杂的任务。 b) 元件供应商有能力提供高度速的设备。 对 a 举例:即使产生最基本的计算机动画,也需要先计算大量的数据。目前,传播延迟 4.5ns 的可编程 pld 设备已经出现,像 mach 这样的传播延迟 5ns 的复杂 plds 也已经存在。 尽管它们看起来已经很快了,但是,使发展有潜力的并不是这些传播延迟绝对值,而是传播 延迟可能达到的边缘极值(edge rate) 。将来会出现更快的设备,它们将具备更快的边缘极 值。 设计高速系统并不仅仅需要高速元件, 更需要天才和仔细的设计方案。 设备模拟方面的 重要性与数字方面是一样的。在高速系统中,噪声问题是一个最基本的考虑。高频会产生辐 射进而产生干扰。边缘极值的速度可以产生振铃,反射以及串扰。如果不加抑制的话,这些 噪声会严重损害系统的性能。

本文讲述了使用 pcb-板设计高速系统的一般原则,包括: 电源分配系统及其对 boardinghouse 产生的影响 传输线极其相关设计准则 串扰(crosstalk)极其消除 电磁干扰 1. 电源分配 设计高速系统板时需要考虑的重要问题就是电源分配网络。对一个无噪声系统来说,它 必须有一个无噪声的电源分配网络。记住,如果想开发一个干净的 VCC, 那么得到一个干 净的地就是十分必要的。对 AC 这个目的来说(这将是本文的讨论重点) ,VCC 就是基础地。 1.1 电源分配网络作为动力源 1.1.1 阻抗的作用 让我们考虑一块 5*5 的板子,数字 ICs,并有一个+5.0V 的电源。我们的目的是给位于 板子上每一个设备管脚提供正好是+5V 的电压,不管这些设备管脚在板子上与电源的距离 如何。再进一步,每个管脚上的电压应该是没有线噪声(Line noise)的。 具有这些性质的电源表现为一个理想电压源(图 1a) ,它的阻抗为零。零阻抗可以保证 负载与电压源恰好相等。 它还意味着噪音信号将被吸收, 因为噪音发生器有最小阻抗的极限。 很不幸,这只是个理想条件。 图 1b 画出的是一个真正的电源,它有一定的以电阻,电感或者电容形式存在的阻抗。
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它们分布在整个电源分配系统中。因为有了阻抗,噪音信号也加入了电压(voltage)中。

图 1.1 电源模型 我们的设计目的是尽可能减小网络中的阻抗。有两种方法:电源总线法(power buses) 和电源位面法(power planes)。一般来说,电源位面法较之电源总线法有着比较好的阻抗特 征,不过,就实用性来说,总线法更好一些。 1.1.2 电源总线法 vs 电源位面法

图 1.2 电源总线法和位面法模型 两种电源分配方案分别用上图 2 的 a 和 b 表示。 一个总线系统(图 2a)是由一组根据系统设备要求不同而具有不同电压级别的线路组 成的。从逻辑上讲,典型的应该是+5V 和地线。每种电压级别所需的线路数目根据系统的不 同而不同。 一个电源位面系统(图 2b)是由多个涂满金属的层(或者层的部分)组成的。每个不 同电压级别需要一个单独的层。金属层上面唯一的缝隙,是为了布置管脚和信号过孔用的。

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早期设计更倾向于总线方法,因为把整个层用作电源分配,成本比较高。电源总线与信 号线分享那些层。总线需要给所有的设备提供电源,而且还要给信号线留出空间;于是,总 线必须是很长很窄的带子。这使得在较小的交叉范围内产生一些小阻抗。 尽管这些阻抗很小,但是仍然很重要。一块最简单的板子也会有 20 到 30 个 IC。如果 一个带有 20 个 IC 的板子上,每个设备有 200mA,那么总电流将为 4A。那么总线上 1.125 欧姆的小阻抗将会造成 0.5V 的电压损失。 如果供应的总电压是 5V 的话, 那么总线上最后一 个设备仅能得到 4.5V 的电压。 因为电源位面系统使用的是整个层, 那么它的唯一限制就是板子的尺寸问题。 带有同样 多设备的系统,电源位面上的阻抗只是总线系统上的阻抗的一个零头。因此,电源位面系统 似乎比总线系统更可能为整个系统提供全电压。 在总线上, 电流被限制在总线的路线上。 每个高速设备产生的线路噪声都将被带入这条 线路中其他的设备。如图 2a 的板子,噪声由 U9 产生,经总线带给 U7。 电源位面系统中,电流不受线路控制,分布在整个层上。由于整体阻抗小,电源位面系 统比总线系统的噪声更小。 1.1.3 线路噪声过滤 仅仅电源位面系统无法减小线路噪声。 由于不论使用怎样的电源分配方案, 整个系统都 会产生足够导致问题发生的噪声,额外的过滤措施是必需的。这一任务由旁路电容完成。一 般来说,一个 1uf-10uf 的电容将被放在系统的电源接入端,板上每个设备的电源脚与地线 脚之间应放置一个 0.01uf-0.1uf 的电容。 旁路电容就是过滤器。放在电源接入端的大电容(约 10uf)用来过滤板子产生的低频 (比如 60hz 线路频率) 。板上工作中的设备产生的噪声会产生从 100mhz 到更高频率间的合 共振(harmonics) 。每个芯片间都要放置旁路电容,这些电容比较小,大约 0.1u 左右。 由于我们的目的是过滤掉电源供应中的 AC 成分,所以电容似乎越大越好,最大限度的 减小了阻抗。但是,这样想没有考虑到现实条件的电容并不具有理想条件下的那些特性。 理想条件下的电容,如图 3a,实际的电容则如图 3b。

a) 理想电容器 b) 实际电容器模型

图 3 电容模型 电阻和电感是由组成电容的金属板和石墨板造成的。 由于它们寄生于电容, 于是被称为 等级电阻(ESR)和等级电感 (ESL),因此电容是一系列共鸣的电路,因为:

5

fR =

1 LC

由图4a看出,在小于FR的时候,它是电容性的,而大于FR的时候,它是电感性的。

a) 电容阻抗与频率的关系 b) 在同等结构之下减小电容容量的效果

图4 频率于电容阻抗的关系
因此,电容器更像一个针对一个带宽的过滤器(band-reject filter),而不是一个高 频过滤器(high-frequency-reject filter.)。 举个例子来说,一个10u的用作板电源连接的电容通常是由一卷用绝缘材料隔开的金属 帛组成(图5)。这样造成了很大的ESL和ESR。由于ESL很大,FR一般在1MHz以下。它们是良 好的对付60赫兹噪声的过滤器,但是对于100MHZ及更高频率的跳变(swtching)噪声就不太 理想了。

金属层 介质层 金属层

容量>uF 电容的内部结构

图5 大电容的结构
ESK,ESR决定于制造电容的绝缘材料和电容构造,而不是电容的大小。想要降低高频噪 声,凭借相同种类的大电容是无法解决的。在低于一个小电容的FR的时候,一个大电容的阻 抗比这个小电容的阻抗要小,但是当高于FR的时候,ESL占据了主导,这时候大电容与小电 容的阻抗没有区别(图4b)。因为仅仅电容值改变了,除非电容的构造改变,否则ESL不会 改变。若要过滤高频,必须用一个ESL低的电容替换当前的电容。

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为了不同的频率及应用,有不同种类的电容可供选择,表格1给出一些介绍:

电解电容

玻璃封装陶瓷电容

陶瓷电容

表1 推荐在不同频率下使用的旁路电容表 低ESL电容通常由非铁磁材料制成,有较小的电压-电容乘积。所以,制造具有实用的 崩溃电压(防止板漏)的大电容是很困难的。不过,由于较好的过滤特性,大值电容可能并 不需要。 图6比较了一个C0G型号0.01uF的电容和一个另外种类0.1uF的电容。 我们发现0.01uF 电容在频率高时过滤得比较好。

图 7 几种电容的滤波效果 电容器图向我们显示, 每种电容器都有一个有限的频率有效范围。 一个系统既有低频噪声,

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又有高频噪声,为此,我们希望能够将频率有限范围扩大。为实现这一目的,我们可以将 一个高电容,低ESL的设备与一个低电容,极低ESL的设备并联。图7显示这样做可以显著提 高有效过滤频率范围。

X7R 与 C0G 两种结构电容的频率响应

图 7 X7R 与 C0G 两种结构电容的频率响应 1.1.4 旁路电容的放置 选择好过滤电容之后, 需要将它们放置到板子上。 图8a描述低速板放置电容的一般标准。 电容应放在接近设备的顶部以保证其有效性。 虽然画图很简单, 但是这样并不能提供最快的 系统性能。 我们注意到VCC电容很接近芯片接VCC的位置, 但是接地端却很远。 因为噪声在一个电源 平面上并不是均衡的,电容并不过滤芯片导线(chip leads)产生的噪声;它只过滤芯片附 近的噪声。 为达到良好的性能,应该使 芯片与电容在同一点上接VCC和 接地。因为电容的尺寸与芯片的 尺寸是不同的,所以有必要从 VCC和地线接入点分别引两条线 到电容器。如图8b。这些“延长 导线”放在无电源平面上,而且 越短越好。通常,最好将电容放 在板子的正对面,芯片的正下 方。一个表贴芯片放在那里可以 得到很好的工作效果。

a) 旁路电容的典型放置
b)

推荐的旁路电容放置

图 8 放置旁路电容的位置

注意:从电容到电源管脚布下的“延长导线(lead extension)”可能占用了原本用来布信 号线的位置。但是,现在就在布置(routing)信号线花费一些额外的精力可以减少以后为 减小噪声需要做的工作。 对于有多个VCC和地线管脚的设备,最佳的旁路取决于设备本身。特别决定于电源管脚

8

是否是内部连接的(connected internally)。对于这样的设备,只需要旁路一个地线管脚 到一个VCC管脚。 若电源在内部是分散开的, 这些分开的VCC管脚需要分别去耦 (decoupled) 。 总体来说,最好与设备供应商联系,听取他们的建议。 1.2 电源分配网络作为信号回路 电源网络一个令人吃惊的功能就是它可以为系统所有的信号提供一个回路, 无论信号是 否在板内产生。这样的设计可以削弱很多高速噪声问题的产生。 1.2.1 自然的信号返回线路 高速系统设计最重要的部分之一就是在信号跳变时产生的能量。 每次信号跳变时都会产 生 AC 电流。 电流需要一个闭合回路。 如图 9a, 所示, 9b 回路可以由 VCC 提供或者地线提供。 回路由图 9c 表示。

板子上信号电流回路:a)通过 Vcc

b)通过地 c)等效 AC 路径

图 9 电流闭合回路的几个方法 电流环路产生电感,可以将其看作一个单圈电感。它会增强振铃,串扰和辐射。电流环 路电感及其带来的问题随着环路的大小增大而增大。 为减小这些问题, 需要减小环路的尺寸。 AC 返回信号可以取路于整个板面,但是实际上会取最小阻抗的路线。阻抗包括电感和 电容。金属的阻抗很小;所以阻抗主要来自于电感。由于阻抗随着电感的增大而增大,阻抗 最小的路线也就是电感最小的路线。 如果信号线由 A 到 B 随机挑选路径, 自然回路不一定是一条直线, 尽管它可能被认为具
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有最小的阻抗。如图 10 所示,将一条信号线及其回路分开,则其相应的电感也会增大。若 希望路线具有最小阻抗,则需要将信号返回线靠近信号线。如果可能,将返回线尽量靠近信 号线,可以得到最小的环路。在多层板中, “尽量靠近”通常表示信号路线正上方或正下方 的地线平面或者 Vcc 平面。在双层板中,则意味着最近的地线或者 Vcc 线路。

图 10 当信号与回路断开导致电感增加 1.2.2 总线 vs 信号回路平面 图 2a 表示一个电源总线有着固定的线路。信号回路必须跟从这条线路,无论是否是最 佳的路线。 除非信号线是有意靠近电源总线布置而且已经是最小环路尺寸, 否则这条信号线 很可能是一条很长的线路。 如果板子使用了未加精心布置的电源分配总线, 就可能产生相当 大的噪声。 电源平面并没有对电流 施加天然的限制。于是返回信 号可以取道最小阻抗的线路, 也就是距离信号线最近的线 路。这也就会产生最小的电流 回路,这正是高速系统需要的 解决方案。 尽管电源平面方案比总 线方案更优,但是设计者的失 误仍然可能使得这些优越性 丧失。自然线路上的任何一个 断点都会使得电流绕道而行, 从而加大环路的尺寸 (图 11) 。 所以请小心地线平面和电源 平面上的断点。 图 11 电源平面的断缝将导致回路尺寸的增加 1.3 设计板面应考虑电源分配 下面的几条原则有助于发挥电源平面的优点,避免缺点:

10

1.3.1 当心电源层割缝 电源平面上的断点(cuts)往往出现在割缝处和过孔上。它们是连接板的对边、连接元件 与板子连接器的电路中必要的部分。它们经常被很多小缺口(gaps)所围绕,这些小缺口位 于电源层,它们被腐蚀用以防信号线短路的。如果过孔离得太近,腐蚀的线又太粗,它们就 会连在一起,形成一个回路上的阻碍。断点可能发生在背板连接器(connectors)及设备插 槽中(device sockets) (图 12) 。

图 12 信号通过过孔返回的公共路径 例如,断点可能发生在 VME 背板的连接器上。104 脚的连接器具有可能会阻碍信号回路的过 孔。所有的信号不得不通过板子的边缘才能形成回路。这样不仅回路的尺寸变大,而且边缘 部分被所有的信号共用,会产生串扰。 1.3.1.1 地线电缆的有效性 我们现 在讨 论的回 路尺寸问题同样适用于 脱离板面的电缆。每个 信号都需要有一对电 线:一条用于传输信号, 一条用于传输返回信 号。这两条线应该尽量 贴近以减小回路尺寸。 图 13a 和图 13b 示范了 不正确的结构, 而图 13c 则是正确的结构。

图 13 电缆的接法
11

1.3.1.2 分离模拟电源平面与数据电源平面 高速模拟系统对数字噪声是很敏感的。比如,放大器可以将跳变噪声放大,几乎像一个 尖峰脉冲 (spike) 在既具有模拟与数字两种功能的板子上, 。 一般这两种电源是需要分开的; 两个平面在电源上叠放在一起。对于同时使用两种(模拟和数字)信号的板子来说,这种方 法会导致一些问题(比如 DAC 和电压比较器) 。信号线必须跨过平面边界。这些边界迫使回 路在回到驱动之前,先回到电源。 在信号交叉的接地平面放置跳线可以很好的解决问题 (图 14) Jumper 在断点处为返回 。 信号提供了桥梁;也使得回路的尺寸减小。

图 14 处理在信号交叉的接地平面的方法 1.3.1.3 避免重叠分离的板平面 当我们使用分离的电源平面的时候,不要将数字电路的电源平面与模拟电路的电源平面 重叠。 将数字电路的电源平面与模拟电路的电源平面分开的目的是将数字电路与模拟电路分 开。如果板平面交叠,电路就会有交叠的可能,会损害电路的分离性。 为了保证分离性,一块板子,分离的平面(planes)之间切开。检查板子新暴露在外面 的边缘部分。应该看不到任何金属部分,除非因为有特意留出的跨边界的电路或者连接。 1.3.1.4 隔开敏感元件 图 15 马蹄形隔离区域 有些设备, 比如锁相电 路,对噪声非常敏感。它 们需要更高级别的隔离。 在电源平面上沿设备 周围腐蚀出马蹄形可以达 到很好的隔离效果 (图 15) 所有进出该设备的信号都 由马蹄形一端的窄小通路 传输。电源平面上电流噪 声将会绕过马蹄形地带,不会靠近敏感元件。 使用这个技术的时候,要保证其他所有信号都绕开了隔离的部分。否则,这些线路会产 生本项技术原本希望避免的噪声。
12

1.3.1.5 隔开敏感元件将电源总线靠近信号线 有时候,设计者不得不使用双层板,不能使用电源平面而要用电源总线。即使如此,将 电源总线靠近信号线也同样能够减小回路的尺寸。 地线总线应该跟随着板子另一面的最敏感 的那条信号线(图 16) 。这样,这条信号线的回路尺寸和使用电源平面的信号线回路尺寸是 一样的。

图 16 用 Bus 电源系统优化的信号回路路径示意图 3. 传输信号线 控制信号线与 AC 地之间的关系应该利用“信号总是取道阻抗最小的路线”这一特性。 另一个特性是一条信号线上的阻抗是一个常量。这样的信号线被称作“可控阻抗线” ,它是 板上信号传输的最佳媒质。 但是,如果信号延迟大于传输时间的一多半,信号线应被看作一条传输线。一条终接负 载不合适的传输线受到反射的影响, 反射则会使得信号变形。 传输线负载端的信号很像振铃 (图 17) ,使得系统速度下降。它还会导致时钟错误,损坏系统功能。

图 17 传输线负载不匹配时的反射信号

图 18 传输线模型

13

一个可控阻抗信号线可以用图 18 模型表示。电感和电容均匀地分布在线上。它们分别 以亨利每单位长度,法拉每单位长度为单位。 从这个模型,我们可以得到两个重要参数:阻抗(Z0) ,和传播延迟(tPD) 。在一条无 损信号线上,Z0 是一个 AC 阻抗;例如,对于驱动(driver)来说,Z0 是一个纯电阻器。它 的单位是欧姆,值等于: Z 0 =
L0 C0

式 2-1

其中,L0 = 信号线自感系数(亨利每单位长度) C0 = 信号线电容(法拉每单位长度) ,值等于: 延迟时间也依赖于 L0,C0。单位是“时间每单位长度”

t pd = L0C0 式 2-2
2.1 传输线分类 因为我们讨论的主要是印刷电路板,可能的信号线种类可以归于两大类:带状线 (strpeline)微波传输线(microstrip)(图 19)。带状线的信号线夹在两层电源平面之间。这样 的设计技术可以得到最干净的信号,因为信号线的两面都受到保护。但是,这样的线是隐藏 的,想轻易接触到信号线非常困难。微波信号线则将信号线放在朝外的平面层上。信号线的 一端是地线平面。这样的设计技术使得接触信号线变得容易。

图 19 带状线与微带线地结构 参数 C0,L0,Z0,tPD 和可以由信号线的物理尺寸以及制板物质的绝缘属性决定。下面 我们将具体讨论。
Z0 = 60

2.1.1 对带状线来说:
C0

εR

ln

4h 0 .6 7 π ω ( 0 .8 + t ) w

?

式 2-3

t P D = 1 .0 1 7

εR

n s / ft p f / ft

t = 1 0 0 0 PD Z0

L0 = Z 02C 0

p H / ft

14

Z0 =
2.1.2 对微波传输线:

87

ε r + 1.41

ln

5.89 h ? 0.8 w + t
式 2-4

t PD = 1.017 0.456ε r + 0.67 ns / ft C 0 = 1000 t PD pF / ft Z0

L0 = Z 0 2 C 0 pH / ft
其中 ε r 表示制板材料的相对绝缘系数。 一般的制板材料是 epoxy-laminated fiberglass, 它的 ε r 是 5。 (国内常用的材料是 FR4 例子: 覆铜厚度 t:线路和板子的尺寸由一些规则规定。一般来说,卖主提供的板子都是 1 oz 铜, 所以板子的金属厚度大约是千分之一英寸(1mil) 。 布线线宽 w:线路宽度应该在 8 至 15 mil 之间。比 8 mil 更细的信号线很难控制。比 15 mil 更粗的信号线的阻抗则过大。一般信号线的宽度因该是 10 mil。 板间距离 h:则由需要的板子厚度,层数决定。比如,30 mil 就足够了。 介电常数 ε r :则绝缘材料确定。 基于这些假设,我们可以计算一条典型信号线的参数: w=10 mil(线宽) t=1mil(覆铜厚度) h=30 mil(厚度)

ε r = 4.3 ~4.5)

ε r =5。

根据式 2-4 可以计算出:

Z0 =

87 5 + 1.41

ln

5.89 × 0.03 = 67.05? 0.8 × 0.001 + 0.01

t PD = 1.017 0.457 × 5 + 0.67 = 1.75ns / ft C0 = 1000 1.75 = 26.1 pf / ft 67.05Z 0

L0 = 67.052 × 26.1 = 117 pH / ft
2.2 计算分散的负载 以上的计算都是讨论的那种在电路的一端集中接入负载的信号线(图 20) 。

15

图 20 具有集中负载的传输线

图 21 具有分散负载的传输线 如果负载分散在信号线上(图 21) ,负载设备的电容也分布在线上,使得线电容加大。 这样的改变影响了 Z0 和 tPD。新的参数应该等于基于新加入的电容 CL 计算出来的原值(法 拉/每单位长度) 。 分散负载通常来自内存插槽(in memory banks) 。这些设备的输入电容范围是 4pF 到 12pF。下面的例子使用 5pF。内存设备的物理尺寸通常允许每英寸放置两个。那么额外的分 布电容就是: CL =

5 pF = 120 pf / ft 1 ft 0.5in × 12in

式 2-5

Z0 =

67.05? 120 pf / ft 1+ 26.1 pf / ft

当负载分布时,阻抗明显减小,信号也 会慢很多,这时的阻抗和时延见式 2-6

= 28.34 ?
式 2-6

tPD = 1.75 ns / ft × 1 +

120 pf / ft = 4.14ns / ft 26.1 pf / ft

2.3 反射

即使线路本身好像是一个阻抗, 但是它并不消耗 源产生的信号能量是由 Z0 欧姆决定的。
16

能量。信号能量必须由负载阻抗(ZL)消耗,如图 20。 如果希望得到从源到负载的最大传输能量,则希望源阻抗与负载阻抗相等。也就是说要 传输给 ZL 全部信号,ZL 必须与 Z0 相等。如果它们不相等,则有一部分能量将损耗,另外还 有一部分回成为反射返回源。源发生器将调整输出,以便补偿“新”负载。 负载端的信号波形可以被认为是原来产生的信号和后来负载产生的反射信号之和。波形 的形状依赖于负载阻抗与传输线阻抗的失调程度,以及信号传输时间(tR)与传播延迟时间 的比率(t) R /t。如果传输时间远远大于延迟时间,那么当反射到达源的时候,原来的信 ,t 号仅仅被改变了一点点。源发生器能够补偿“新”负载并且传输正确的信号,仅仅有一点点 信号干扰。因此负载端信号仅仅有一点点过冲。 如果线路的传输延迟很长,反射在信号改变了一个较大的百分数之后已经回到了源,那 么源发生器必须改变一个比较大的量去补偿负载。负载又会反射新的一轮传输(the load reflects the new transition),导致了振铃(图 17) 。 过冲的量和信号线的长度成比例,除非信号线延迟时间等于传输时间。在这种情况下, 过冲和原传输相等,有效地将传输摆幅(swing)增大一倍。 会产生较大的反射的长信号线可以被认为是一条传输线。一条线到底是信号线还是传输 线, 由可容忍的失真量决定。 比较宽松的规定认为如果一条信号线的传输时间小于 4 倍的延 迟时间的时候,一条信号线就可以被看作一条传输线(图 22) ,也就是说 t R / τ ≥ 4 。

更保守的规定则需要

tR

τ

小于 8 倍的传输时间的时候才将一条信号线认为是一条传输线。

一般来说,传输时间与延迟时间的比值越大,信号就越干净。tR 这样,我们就知道什么样长度的微波传输带(microstrip line)必须被认为是一条传输线。 在现有的设备中, t R 范围是从 5ns(特别是那些使用双极技术的(bipolar technology))到 1ns (比较新的双极及 CMOS 设备) 。它们的上升时间和相应的信号线长度由下表 2 给出。

tR

t≤

tR 4

图 22 在传输线上,原始信号与反射信号之间的最小时延的结果

17

表 2 上升时间 t R 与传输线长度的对应关系 对于传输时间小于 5ns 的老设备来说, 小于 8.6 英寸的信号线不一定要被看作是传输线。 对于比较新、比较快的设备来说,即使是 2 英寸的信号线也要被看作是传输线。实际上,高 速设备上所有的信号线都应该被看作是传输线。 如果传输线上有分散的负载(如上文所提的例子) ,那么最小传输线的长度应该被重新 考虑。如表 3 所示,一条长度 4 英寸的信号线,如果 t R =5nS,那么它是一条传输线。如果

t R =1nS,那么小于 1 英寸的信号线应该被认为是一条传输线。
线长(英寸)

tR
5 3 2 1

集中负载 8.6 5.1 3.4 1.7

分散负载 3.6 2.17 1.4 0.75

表三 对 t R / τ = 4 分散负载和集中负载时对应的传输线长 2.4 反射定量化 由于信号线的长度已经足以使其被认为是一条传输线,反射信号的大小将依赖于 Z0 与 ZL 的差。numerical indicatior 百分比,或者被返回的原信号,被称为反射系数(KR) 。等于:

KR =

Z L ? Z0 Z L + Z0

式 2-7

18

返回原信号的百分比为:

100 × K R
KR = ∞ ? Z0 =1 ∞ + Z0 ∞ ? Z0 = ?1 ∞ + Z0

对于一个开路负载(open load):

对于一个短路负载(shorted load): K R =

对于开路或者短路负载来说,全部的信号都反射了,没有衰减。 K R 在短路情况下是一 个负值。这表示反射信号与原信号是反向的。 在一块印刷线路板上,估计出可遇见的不匹配是有可能的 Z 0 的范围一般是从 30 ? 到 。输出 150 ? 。输入阻抗的范围从 10kW(对于双极设备)到 100kW 以上(对 CMOS 设备) 阻抗可以很小。一个 CMOS PAL 设备,比如 PALCE16V8,一般它的最低输出阻抗在电压 0.2V,电流 24mA 时候得到,约为 8 ? ;它的最高输出阻抗大约为 50 ? ,和期望的 Z 0 差不 多。 我们考虑一个比较早期的微波传输带, 负载为一个 CMOS 设备。 下面我们讨论在从高到 低的传输过程中会发生些什么。 (what happens on the HIGH to LOW transition.)

设备的输出阻抗(Zs)为:

Zs ≈

VOL 0.2V = ≈ 8.3? I OL 24mA

我们可以从输出电流/电压曲线上得到更精确的数字: ,所以负载端的 K R 几乎可以说等 负载的输入阻抗大于 100k ? 。这远大于 Z 0 (67 ? ) 于 1. 源的 K R 为: K R =

8.3 ? 67 ≈ ? 0.78 8.3 + 67

电源产生在 3.5V 到 0.2V 之间变化的信号。由于设备输出阻抗和 Z0 造成分压(voltage divider) ,所以产生出来的信号是:

?V =

(0.2V ? 0.35V ) × Zo (0.2V ? 0.35V ) × 50 = = 2.84V Zo + Zs 50 + 8

源最后产生的信号是:

Vs = 3.5V ? ?V = 3.5V ? 2.84V = 0.066V

当信号传输到负载, VL 比原来产生时候变化了-2.84V,经过反射,又变化了-2.84V。
19

原来 VL 等于 3.5V,现在则为-2.19V 了。 开始的时候,VS Vs=0.66V。反射信号回到源。一部分反射经过源 K R 。VS 等于源信号, 反射信号和二次反射信号之和。二次反射等于: VR = ?0.78 × ?2.84 = 2.21V

VS = 0.66V × ?2.84V = ?0.035V
二次反射返回负载。当它到达时候: VL = ?2.19 + 2.21 + 2.21 = 2.24V 信号就这样循环往复,每次都变得更小。图 23 表示了这种情况。左右的直线表示源和 负载端的电压。带箭头的线表示信号传输和反射的量。

图 23 信号电压在源和负载之间的反射 时间区域上的同样信息由图 24 表示。图的顶部表示源;图的底部表示负载端信号。注 意,经过 5 个完全的循环,信号的强度才衰减到输入极限以下。传输延迟从 2ns/ft 到 5ns/ft。

20

当 t PD =3ns/ft 而且线长 6 英寸的时候,线的延迟就是 1.5ns。信号在从源传输后 13.5ns 内都 可以被认为是正确有效的。

图 24 时域上反射信号的表示:a)在源端 b)在负载端 上 面 例 子 里 面 讲 的 反 射 量 对 于 大 多 数 系 统 来 说 可 能 都 太 大了。 必 须 采 用 某 种 技 术 来 消 除, 至 少 要 减 小 反射。 由 于

VCC

R1 R2 = Z 0 RT = Z 0 R1
R2 ) R1 + R2

R2

Vcc × (

a) RT = Z 0

b)
RT = Z 0 ZS RT

VBLAS
CT
Drive

Z0

c)

d)

e)

a)并联终端负载 b) 分压负载 c) 活动负载 d) 串连电容 e) 串连负载

21

Z L = Z 0 的时候反射就被消除,所以使得 Z L = Z 0 非常必要。
要理解这些,必须要了解 PAL 设备的输入输出阻抗的特性。如前文提到的,输入阻抗比 较高,当 CMOS 在 10kW 范围内时,双极(bipolar)就在 10kW 范围内。输出设备则一般 有比较小的阻抗。

图 25 终端匹配电阻的终接方式 有两种中断方案:将 Z L 减小到 Z 0 以消除反射;或者将 Z S 增大到 Z 0 以消除二次反射。 在负载端并联一个电阻可以减小 Z L ——并联终端; 将源串联一个电阻可以增大 Z S ——串联 终端。 并联终端如图 25a。由于大多数设备的输入阻抗很高, RL 可以做的与 Z 0 相等。 这样的设计方案有一个缺点:电流损耗(current drain)在高输出(HIGH-output)状态下很 高。对一个 50 ? 的终端,损耗可能会高达 48mA。大多数驱动器的额定电流是

f =

1 = 254MHz π × 1.25ns

I OH =3.2mA。很显然,这已经超出了设备可以承受并提供足够的 VOH 的水平。
终端 Vcc 会有所帮助,因为一般来说, I OL 比 I OH 高一些。但是,大多数为板极应用设 计的 CMOS 设备 (CMOS devices designed for board-level applications) 的驱动器额定电流 I OL 为 24mA 或者更小。这仍然不足以提供足够的电流来支持一条低阻抗传输线需要的 VOL 。 如图 25b 使用 2 个电阻可以有效减小电流。这两个电阻分压,得到的 thevenin 电压为:

VTH =

Vcc × R2 R1 + R2 R1 × R2 R1 + R2

得到的 thevenin 电阻为: RTH =

尽管这是个不错的解决方案, 由于电阻放在 Vcc 和地线之间, 所以电源供电电流比较高。 。从 另外一个降低负载电流的方案是将电阻放在 VOH 与 VOL 之间的正电压之间(图 25c) 3v 到 5v 流经一个 50w 的电阻的电流,会比流经同一个电阻,但是从 3v 流到地线的电流小得 多。这样不会给信号带来任何问题,因为 DC 的参考电压是 AC 地线。但是,找到一个可以

22

飞快从 sinking 电流切换到 sourcing 电流, 切换速度快得可以来得及回应传输 (respond to the transitions)的终端电压源,是很困难的。 另外一项技术是将原来的终端电阻替换成为一个电阻和电容的串联-RC(series-RC) 网络(图 25d) 。电阻值与 Z 0 相等。电容正常工作下可以是 100pF;精确的值并不重要。在 这样的频率下,电容器是一个 AC 短路,但是它阻塞了 DC。于是驱动器(driver)看不到 RL 的 DC 负载效果(loading effect) 。这个技术被称为 AC 终端。 在负载端使用终端的技术,目的是减小第一次反射。另外一种方法是将一个电阻与源串 。加上 Zs 后,这个电阻使得源阻抗看起来和 Z 0 一样。 联,增加 Zs ,使其等于 Z 0 (图 25e) 这样集中负载的终端效果最好,因为 Zs 和 Z 0 分压使得信号削弱(图 26a,b) 。因为

Z S + RL = Z 0 ,原来的传输信号被这个分压器分成了两半。半份信号沿传输线传输直到到
达负载产生反射, 而负载是没有终端的。 由于反射的影响, 原来减为一半的信号增大了一倍, 所以到达负载的信号又变回原值(图 27a) 。反射信号回到传输线,完成沿线路的传输过程 (图 27b) 。

23

以上面我们讲过的没有终端的微波传输带放入一个串联的终端电阻为例。一个 59 ? 的 电阻(68 ? -9 ? )与电源串联。对一个从最低到最高的传输(transition) ,源信号是:

?V =

(0.2V ? 3.5V ) × Zo (0.2V ? 3.5V ) × 67? = = ?1.65V Z S + Zo + 59? 8? + 67? + 59?

VS = 3.5V + ?V = 3.5V ? 1.65V = 1.85V VS = 3.5V + ?V = 3.5V ? 1.65V = 1.85V
如果负载是一个开电路,那么产生-1.65V 的反射。当反射回到源,由于 Zs 和 Z 0 在加入

RT 之后匹配了, VS 是 1.85V-1.65V=0.2V。
当源信号到达的时候,负载的反射使得 VL 等于 0.2V。VS 直到反射信号返回的时候才等 于 0.2V,在例子中,是在 3ns 之后(图 27) 。 这种解决方案在负载分散在线路沿线的情况下有一定的风险,因为所有不在线的终端的 设备都会收到一些中间电压的干扰,这些干扰直到反射返回源的时候才能清除。另外,这种 技术会增大回路的延迟,因为在距离驱动器(driver)最近的设备确认输入有效之前,所有 的信号不能被确认为有效。 而距离驱动器最近的设备只有在反射返回的时候才能确认输入有 效。这样的时间延迟比前面提到的例子要长,因为分散的负载加入的电容减小了 Z 0 ,增大 了 t PD 。 尽管有这些缺点,串联终端的技术仍然在 DRAM 驱动器中得到了成功的应用,甚至在 DRAM 是分散在信号线沿线的情况下也如此。 信号传输时间接近极限值, 如果精心挑选 RT , 使得得到的 Zs 只比 Z 0 略小,那么额外的延迟时间也会比减小。线上电压 swing 变大,电压 水平接近 VOL,低于输入极限值。如果线是由 20 ? 的电阻做的终端,那么 VS 变成:

VS = 3.5V +

(0.2V ? 3.5V ) × Zo (0.2V ? 3.5V ) × 67? = 3.5V + = 1.17V Z S + Zo + 20? 8? + 67? + 20?

因为终端不能够完全匹配,所以会产生一些振铃。但是,如果振铃达不到造成干扰的程 度,终端方法仍然可以成功运用。设计者必须作出折衷选择。此外,高电容的 memory 线经 常 swamp out 振铃。 通常,由于高输出阻抗和低输出阻抗有区别,精确的终端匹配是不可能的。TTL 兼容设 备的输出阻抗在高电平与低电平的情况下是不同的。比如,PALCE16V8 在低的情况下为 8 ? ,而在高的时候为 50 ? 。这样,选择合适的终端就变得复杂,因为没有一个单值同时 适合这两种情况。必须选择一个折衷值,使得在两个传输方向都能得到可以接受的结果。

24

2.5 传输线布局法则 可控阻抗信号线是板上信号传输最实际也最优的媒质,选择合适的终端保证无噪声的运 行。但是,如果信号线布局不合理,仍然可能产生噪声。下面的法则可以提高板子的性能。 2.5.1 避免断点 断点是信号线上阻抗突然改变的点;它们会造成反射。适用于线的终端的计算 K R 公式 在这里也同样适用。由于它们产生反射,所以需要避免断点产生。断点可能发生在板子上线 路尖锐的拐点处。 在线路拐点处,交叉地带增加,Z 0 减小。如图 28 那样切开线路有可能弥补拐点的缺点。 应该选择所得斜边等于原来线路宽度的切线。 这样使得交叉区域的三角区最小, 断点也最小。 用两条 45 度角的拐点应用了这个理论,是平滑拐点的一般办法。光滑的圆弧是最理想的解 决方案,但是用一般的工具很难实现。

过孔(via)将信号输送到板子的另一侧(图 29) 。板间的垂直金属部分难是不可控阻抗, 这样的部分越多,线上不可控阻抗的总量就越大。这会增大反射。还有,从水平方向变为垂 直方向的 90 度的拐点是一个断点,会产生反射。如果这样的过孔不能避免,那么尽量减少 它的出现。 注意,从一个外部层变为内部层(或者反之)会使得阻抗改变——因为设计已经从带状 线(stripline)变成了微带线(micro-strip;或者反之) 。尽管从理论上我们可以改变几何形 状来补偿使得阻抗保持不变, 但是实际上很难实现。 最好的办法就是将内部信号线留在内部, 而外部信号线留在外部。

25

2.5.2 不要使用 stub 和 Ts 布置信号线的时候,使用抽头(stub)或者锥形柄(Ts)连接设备很方便,如图 30a。stub 和 Ts 可能成为噪声源。如果太长,它们就像带主线(main line)的传输线,同样受到反射 的影响。 信号线应该避免使用长 stub 和 Ts。只要 stub 非常短,可以将一条单线,末端加上一个 终端(termination)来使用,尽管 Z 0 必须被减小来解决分散的负载。如图 30a 的例子,如果 stub 太长,信号线应该改变成为两条信号线,如图 30b。两条都是传输线,都需要终端;但 是,最好是将每个长 stub 单独做终端。

3. 色度亮度干扰 干扰(Crosstalk)是一种不希望产生的电路中的耦合信号。它可能是电容性的,也可能 是电感性的,遵守下面的规则可以控制干扰。 3.1 电容性干扰

26

电容性干扰指的是信号线之间产生的电容性质的信号耦合。如果两条信号线靠得太近, 就可能产生这样的干扰。 图 31 的电路表示了两条信号线,分别被称为噪声源和噪声接受者。由于线间有电容, 噪声源的噪声会耦合到噪声接受者上。 这一现象由噪声接受者被注入电流体现出来。 在传输 线中,电流在两个方向都碰到 Z 0 ,并向两个方向传播,直到损耗在源或者负载为止。 (?) 因此而产生的电压毛刺(voltage spike)是由 Z 0 决定的。当电流脉冲到达 Zs 和 Z L 的时候都 会在阻抗上损耗, 损耗的电压与阻抗成比例。 如果阻抗与源或者负载不匹配, 反射就会产生。 如果负载没有终端,通过 Z L 的电压毛刺可能非常严重。负载加终端可以有效减小下一个设 备会接收到的电压噪声。

电容性干扰也可以用分离电路的方法减小。信号线距离越远,电容越小,干扰越小。 由于板面空间会限制两条信号线之间的距离不可能太远。 另一个解决方案是在两条相邻的信 号线之间加入一条地线。如图 32.这样信号与地线耦合,而不是与相邻的那条信号线耦合。 注意,地线必须接实地。如果它只接着电路终端(trace ends)的地线平面,电路会有 相对较大的阻抗。一个良好的接地,地线应该用通孔(tap)连接地平面,tap 间距为最高频 率信号成分波长的 1/4。

27

波长是信号一个周期传播的距离,或者是:

λ = vel × Period =

1 t PD

×

1 其中: t PD 为传输线每单位长度延迟时间 freq

数字信号中,我们最感兴趣的是最高频率的谐波(the highest significant frequency harmonic of interest)通常被认为是 1/ π t R 。让我们看一个例子,当 t R = 1.25nS (可能是 PAL16R8-4 设备) 。最高频率成分是: f MAX =

1 = 255MHz 1.25nS × π

我们在第二节提到的例子中,分散负载的延迟是 4.14ns/ft。 λ 等于周期除以 t PD 得到:

λ=

1 × 255MHz

1 4.14 nS ft

×

12in = 11.4 in ft

λ/4 =
3.2 电感性干扰

11.4 = 2.81in 4

电感性干扰可以被看作是一个多余的变压器(transformer)的初级线圈和次级线圈产生 的耦合信号(图 33) 。变压器的线圈是板子上(或者系统里的)电流回路。这线圈可能是由 于不恰当的设计人为造成的(图 34a), 也可能是信号线与信号回路组合自然造成的。图 34b) ( 。 人为造成的线圈时常难以定位,但是可以被排除(图 34c) 。

耦合给负载的多余的信号的大小依赖于线圈的大概尺寸,也依赖于被影响负载的阻抗。 线圈尺寸越大,越紧密,传输的能量就越大。在次级线圈,负载端看到的信号随着负载阻抗 的增大而增大。

28

3.2.1 线圈的尺寸和紧密程度 线圈的电感系数 L 随着线圈的大小增大而增大。当两个线圈互相作用,一个会产生初级 电感(LP) ,另一个会产生次级电感(LS) ,如图 33b。由于信号线并不是有意设计成为变 压器的,所以耦合很松散;但是仍然会对次级线圈产生干扰。 如果两条信号线的部分回路是一致的(coincide) ,产生的线圈可能造成自感变压器 (auto-transformer)如图 35a, c。上面我们讨论过的 VME-背板就是这样一个例子。保证每 条信号有自己的回路可以使这种干扰消除。 3.2.2 负载阻抗 如果认为感性干扰是由形成线圈的环路产生的,解决的办法是将环路打开。很不幸,这 样的环路很难定位。如果干扰是由于信号/信号回路线自然形成的,这样的环路是不能打开 的。但是,减小负载阻抗可以将干扰减小。图 36 表示一个简化的带负载的次级“自然”环 注意串联电流 Is 。 因为阻抗是串联的, Is 在 路设计方案。 这里 Zs 是次级环路的固有阻抗。 环路中处处相等。 Is 一定,电压在最大的阻抗上降低得最多。在没有终端的线上,通常就 是线上最终那个阻抗。如:在接收设备的输入端。

在输入端最不希望有大噪声,输入端期望最小的噪声。如果最大的信号经过最大的阻抗 产生,通过在信号线接收端终端(terminating)可以减小输入端的产生的信号:将 Rin 减小 到 RT 。

RT 通常在 30 到 150 欧姆之间。 Rin 被减小了起码两个数量级。 Rin 上降低的电压也相
应减小。降低的具体值很难预计,因为它还依赖于 Zs ,而 Zs 是很难预计的。但是 Rin 减小 几个数量级会有明显效果的。 3.3 干扰解决方法总结 下面的步骤总结了减小干扰的方法。 1. 2. 3. 4. 电容性和电感性干扰都随着负载阻抗的增大而增大。所以,所有可能产生干扰干 扰的线都应该为线阻抗(line impedance)做终端(terminated)。 将信号线分离,可以减小两条信号线产生的电容耦合能量的大小。 电容性耦合可以通过用地线隔离的方法减小。为了起到良好效果,地线应该每隔

λ / 4 英寸就与地平面连接。
对电感性干扰,尽量减小环路大小。尽可能消除环路。

29

5.

对电感性干扰,避免出现共用信号回路的情况。

4.电磁干扰(EMI) EMI 对于速度来说更加重要。高速设备对干扰更加敏感。它们会受到短时脉(glitch)的影 响,而低速设备就会忽略这样的影响。即使板子或者系统不是十分敏感,美国 FCC,欧洲 的 VDE 和 CCITT,都制定了一些板子可能会产生的高频噪声的限制。 设计者可以通过屏蔽,过滤,避免环路,在可能的时候降低设备速度等方法减小 EMI。 虽然屏蔽技术不在本文的讨论范围之内,但是其他的方法我们后面都要讨论。 4.1 环路(loops) 电流回路是设计中无法避免得。它们就像天线(antennae)一样。减小环路的 EMI 意味着 减小环路的数量和环路的天线效力。不要人为制造环路;将自然环路做得越小越好。 1. 保证每条信号线的两点之间只有一条路径,这样可以避免人为的环路。 2. 尽可能使用地平面。最小的自然电流环路会自动产生地平面。使用地平面的时候, 必须保证信号回路没有阻塞。 如果必须使用电源总线,应该将高速信号线放在电源总线垂直上方或者旁边。 4.2 过滤(filtering) 过滤是电源线的标准。它也可以被应用到信号线中,但是只是作为最后选择的手段,如 果信号源噪声实在无法消除,才会使用这种方法。 过滤有三种选择:旁路电容,EMI 过滤器和磁铁珠法。旁路电容在第一节已经讨论过。 EMI 过滤器是商业上通用的过滤器, 适用于很宽的频率范围。 磁铁珠(ferrite ceramics)它可以 给电线加入一定的电感。它们经常被用作高频干扰抑制器(high-frequency suppressors) 。 4.2.1 EMI 过滤器 EMI 过滤器是商业生产的用于削弱高频噪声的设备。 它们最初是为了过滤电源线的噪声 而制造的。它们分离系统之外的电源(被称为 the line)和系统内部的电源(被称为 load) 。 它们产生的是双向的影响: 它们过滤板子或者设备输入的噪声, 也过滤板子或者设备输出的 噪声。 EMI 由电感和电容复合而成。大体上,配置决定于连接节点所需要的阻抗大小。高阻抗 节点需要一个电容来连接;而低阻抗节点需要一个电感来连接。EMI 过滤器有如下几种配 置:自由旁路电容器(feedthrough) ,L(形)-Circuit, π (形)-Circuit, T(形)-Circuit。 自由旁路电容器只含有一个电容(图 37a) 。适用于连接过滤器的阻抗很高的情况。 注意,它不提供节点之间的高频电流分离。 L-Circuit 在电容的一边有一个电感(图 37b) 。它适用于 the line 和 load 的阻抗差别 很大的情况。电感元件应该与最小的阻抗连接。 PI-Circuit 是有两个电容环绕一个电感组成的(图 37c) 。PI 过滤器适用于 the line 和 load 的负载很高,而且削弱水平要求较高的情况。 T-Circuit 是在一个电容的某一侧加一个电感,形成 T 型构成的(图 37d) 。它适用

30

于 the line 和 load 阻抗都很低的情况。

LC 过滤器依照插入损失(insertion loss)定价。插入损失是由于插入了过滤器而造成的 信号损失。 插入损失用分贝描述。 过滤器生产商应该根据规定的频率范围提供过滤器的曲线 图。 4.2.2 铁氧体噪声干扰抑制器(ferrite noise suppressors) 铁氧体噪声干扰抑制器是放在导电物质旁边的铁氧体元件。它们在单电线中是一颗珠 子,在电缆中,是一个夹子。如果是个珠子,电线从珠子上的小孔穿过(图 38a) 。当使用 夹子的时候,铁氧体物质夹在电缆的周围(图 38b) 。带状电缆经常使用夹子。

铁氧体干扰抑制器之所以能工作,是由于它加入了与导线串联的电感(图 39) 。铁氧体 制造商应该提供如图 40 那样的曲线图,描述频率-加入电感的函数。系统设计者必须考虑 到插入损失。插入损失的公式是: loss (db) = 20 LOG10

ZS + ZL + ZF ZS + ZL

31

其中: Zs 是源阻抗; Z L 是负载阻抗; Z F 是铁氧体阻抗;

铁氧体干扰抑制器给导线加入电感,但是不加入 DC 阻抗。这使它能够成为设备理想的 Vcc 管脚线噪声干扰抑制器。 因为铁氧体珠子体积小容易用,所以有时候它们被应用于抑制高频信号线的噪声。我们 不推荐这样使用是因为:首先,这样容易掩盖大多数问题;第二,它可能影响信号的边缘速 率(edge rate) 。但是,如果板子布线已经完毕,铁氧体珠子还是可以作为降低干扰的最后 手段的。 4.3 设备速度 在一定的频率范围内,设备的能量越小,这一频率范围内产生的噪声越小。高速设备从 定义上来讲,就是传输时间比较短。因为短传输时间内高频范围的能量比较大,所以高速设 备更容易产生高频噪声。 图 41a 是傅立叶变化之后的方波图(图 41b) 。有两个拐点引起我们的注意:1/ π t L (这 个频率由信号波长决定)和 1/ π t f (由信号传输时间决定;也是我们在讨论电容性耦合的时 候决定波长的的参数) 1/ π t f 之后,曲线飞快下降。为了实际应用, 1/ π t f 是信号的最高 。 频成分。

32

tF

1/ π t L 1/ π t R or 1/ π F

举例来说,PAL16R8-4 系列的传输时间为 2ns。最短可以为 1.25ns。边缘的频率为:

f =

1 = 254 MHz π × 1.25ns

无论时钟周期是怎样的,输出信号的最高频率为 254MHz。 在高频情况下,为了满足调整(regulatory agencies)的要求,板子可能还需要额外的过 滤和屏蔽以配合 EMI 辐射限制。 如果系统需要很高的速度(比如时钟周期大于 80MHz) ,必须使用高速设备,那么,额 外的手段是必须的。但是,如果一个低速设备已经能够满足系统需求,那么应该使用低速设 备。由于传输时间比较长,低速设备的高频能量较小。总体来说,尽量使设备的速度满足系 统需要,但不要超过系统需要。 总结 高速技术的出现使得高速系统的出现成为可能,但是在实现中,必须加以额外的考虑。 最大噪声可以通过如下手段加以消除: 整合稳定电源和地(ground) 使用终端,精心设计传输线,消除反射 使用终端,精心规划,减小电容性和电感性 crosstalk 为满足辐射限制,采取噪声干扰抑制器

33


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