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关于DDR2布线,阻抗,仿真的讨论


关于 FPGA 连接 DDR2 的问题 我采用 XC4VSX35 或 XC4VLX25 FPGA 来连接 DDR2 SODIMM 和元件。SODIMM 内存条选用 MT16HTS51264HY-667(4GB),分立器件选用 8 片 MT47H512M8。设计目标:当客户使用内存条 时,8 片分立器件不焊接;当使用直接贴片分立内存颗粒时,SODIMM 内存条不安装。请问专 家:

1、在设计中,先用 Xilinx MIG 工具生成 DDR2 的 Core 后,管脚约束文件是否还可更改?若 能更改, 则必须要满足什么条件下更改?生成的约束文件中, ADDR, data 之间是否能调换? 2、 DDR2 数据、 对 地址和控制线路的匹配要注意些什么?通过两只 100 欧的电阻分别连接到 1.8V 和 GND 进行匹配 和 通过一只 49.9 欧的电阻连接到 0.9V 进行匹配,哪种匹配方式更 好? 3、V4 中,PCB LayOut 时,DDR2 线路阻抗单端为 50 欧,差分为 100 欧?Hyperlynx 仿真时, 那些参数必须要达到那些指标 DDR2-667 才能正常工作? 4、 若使用 DDR2-667 的 SODIMM 内存条,能否降速使用?比如降速到 DDR2-400 或更低频率 使用? 5、板卡上有 SODIMM 的插座,又有 8 片内存颗粒,则物理上两部分是连在一起的,若实际使 用时,只安装内存条或只安装 8 片内存颗粒,是否会造成信号完成性的影响?若有影响,如 何控制? 6、 SODIMM 内存条(max:4GB)能否和 8 片分立器件(max:4GB)组合同时使用, 构成一个(max:8GB) 的 DDR2 单元?若能, 则布线阻抗和 FPGA 的 DCI 如何控制?地址和控制线的 TOP 图应该怎样? 7、DDR2 和 FPGA(VREF pin)的参考电压 0.9V 的实际工作电流有多大?工作时候,DDR2 芯 片是否很烫,一般如何考虑散热? 8、 由于多层板叠层的问题, 可能顶层和中间层的铜箔不一样后, 中间的夹层后度不一样时, 也可能造成阻抗的不同。请教 DDR2-667 的 SODIMM 在 8 层板上的推进叠层?


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