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微电子工艺复习题目(精选)


第一单元 3 比较硅单晶锭 CZ、MCZ 和 FZ 三种生长方法的优缺点? 答: CZ 法工艺成熟可拉制大直径硅锭,但受坩锅熔融带来的 O 等杂质浓度高,存在一定杂 质分布,因此,相对于 MCZ 和 FZ 法,生长的硅锭质量不高。当前仍是生产大直径硅锭的 主要方法。 MCZ 法是在 CZ 技术基础上发展起来的,生长的单晶硅质量更好,能得到均匀、低氧 的大直径硅锭。但 MCZ 设备较 CZ 设备复杂得多,造价也高得多,强磁场的存在使得生产 成本也大幅提高。MCZ 法在生产高品质大直径硅锭上已成为主要方法。 FZ 法与 CZ、MCZ 法相比,去掉了坩埚,因此没有坩埚带来的污染,能拉制出更高纯 度、无氧的高阻硅,是制备高纯度,高品质硅锭,及硅锭提存的方法。但因存在熔融区因此 拉制硅锭的直径受限。FZ 法硅锭的直径比 CZ、MCZ 法小得多。 6 硅气相外延工艺采用的衬底不是准确的晶向,通常偏离(100)或(111)等晶向一个小角 度,为什么? 答: 从硅气相外延工艺原理可知, 硅外延生长的表面外延过程是外延剂在衬底表面被吸附后 分解出 Si 原子,他迁移到达结点位置停留,之后被后续的 Si 原子覆盖,该 Si 原子成为外延 层中原子。因此衬底表面“结点位置”的存在是外延过程顺利进行的关键,如果外延衬底不是 准确的(100)或(111)晶面,而是偏离一个小角度,这在其表面就会有大量结点位置,所 以,硅气相外延工艺采用的衬底通常偏离准确的晶向一个小角度。 8 异质外延对衬底和外延层有什么要求? 对于 B/A 型的异质外延,在衬底 A 上能否外延生长 B,外延层 B 晶格能否完好,受衬 底 A 与外延层 B 的兼容性影响。衬底与外延层的兼容性主要表现在三个方面: 其一,衬底 A 与外延层 B 两种材料在外延温度不发生化学反应,不发生大剂量的互溶 现象。即 A 和 B 的化学特性兼容; 其二,衬底 A 与外延层 B 的热力学参数相匹配,这是指两种材料的热膨胀系数接近, 以避免生长的外延层由生长温度冷却至室温时,因热膨胀产生残余应力,在 B/A 界面出现 大量位错。当 A、B 两种材料的热力学参数不匹配时,甚至会发生外延层龟裂现象。 其三,衬底与外延层的晶格参数相匹配,这是指两种材料的晶体结构,晶格常数接近, 以避免晶格结构及参数的不匹配引起 B/A 界面附近晶格缺陷多和应力大的现象。 10 比较分子束外延(MBE)生长硅与气相外延(VPE)生长硅的优缺点。 答: MBE 与 VPE 相比生长硅,MBE 可精确控制外延层厚度,能生长极薄的硅外延层;且 外延温度低,无杂质再分布现象,且工艺环境清洁,因此硅外延层杂质分布精确可控,能形 成复杂杂质结构的硅外延层。但 MBE 工艺设备复杂、工艺成本高、效率低。 第二单元 1SiO2 膜网络结构特点是什么?氧和杂质在 SiO2 网络结构中的作用和用途是什么?对 SiO2 膜性能有哪些影响? 二氧化硅的基本结构单元为 Si-O 四面体网络状结构,四面体中心为硅原子,四个顶角 上为氧原子。对 SiO2 网络在结构上具备“长程无序、短程有序”的一类固态无定形体或玻

璃体。半导体工艺中形成和利用的都是这种无定形的玻璃态 SiO2。 氧在 SiO2 网络中起桥联氧原子或非桥联氧原子作用,桥联氧原子的数目越多,网络结 合越紧密,反之则越疏松。在连接两个 Si-O 四面体之间的氧原子 掺入 SiO2 中的杂质,按它们在 SiO2 网络中所处的位置来说,基本上可以有两类:替代 (位)式杂质或间隙式杂质。取代 Si-O 四面体中 Si 原子位置的杂质为替代(位)式杂质。 这类杂质主要是ⅢA,ⅤA 元素,如 B、P 等,这类杂质的特点是离子半径与 Si 原子的半径 相接近或更小,在网络结构中能替代或占据 Si 原子位置,亦称为网络形成杂质。 由于它们的价电子数往往和硅不同, 所以当其取代硅原子位置后, 会使网络的结构和性 质发生变化。如杂质磷进入二氧化硅构成的薄膜称为磷硅玻璃,记为 PSG;杂质硼进入二 氧化硅构成的薄膜称为硼硅玻璃,记为 BSG。当它们替代硅原子的位置后,其配位数将发 生改变。 具有较大离子半径的杂质进入 SiO2 网络只能占据网络中间隙孔(洞)位置,成为网络 变形(改变)杂质,如 Na、K、Ca、Ba、Pb 等碱金属、碱土金属原子多是这类杂质。当网 络改变杂质的氧化物进入 SiO2 后,将被电离并把氧离子交给网络,使网络产生更多的非桥 联氧离子来代替原来的桥联氧离子, 引起非桥联氧离子浓度增大而形成更多的孔洞, 降低网 络结构强度,降低熔点,以及引起其它性能变化。 2 在 SiO2 系统中存在哪几种电荷?他们对器件性能有些什么影响?工艺上如何

降低他们的密度?
在二氧化硅层中存在着与制备工艺有关的正电荷。在 SiO2 内和 SiO2-Si 界面上有四种类 型的电荷:可动离子电荷:Qm;氧化层固定电荷:Qf;界面陷阱电荷:Qit ;氧化层陷阱电 荷:QOt。这些正电荷将引起硅/二氧化硅界面 p-硅的反型层,以及 MOS 器件阈值电压不稳 定等现象,应尽量避免。 (1)可动离子电荷(Mobile ionic charge)Qm 主要是 Na+、K+、H+等荷正电的碱金属 离子, 这些离子在二氧化硅中都是网络修正杂质, 为快扩散杂质, 电荷密度在 1010~1012/cm2。 其中主要是 Na+,因为在人体与环境中大量存在 Na+,热氧化时容易发生 Na+沾污。 Na+离子沾污往往是在 SiO2 层中造成正电荷的一个主要来源。 这种正电荷将影响到 SiO2 + 层下的硅的表面势,从而,SiO2 层中 Na 的运动及其数量的变化都将影响到器件的性能。进 入氧化层中的 Na+数量依赖于氧化过程中的清洁度。现在工艺水平已经能较好地控制 Na+的 沾污,保障 MOS 晶体管阈值电压 VT 的稳定。 存在于 SiO2 中的 Na+,即使在低于 200℃的温度下在氧化层中也具有很高的扩散系数。 同时由于 Na 以离子的形态存在,其迁移(transport)能力因氧化层中存在电场而显著提高。为 了降低 Na+的沾污,可以在工艺过程中采取一些预防措施,包括:①使用含氯的氧化工艺; ②用氯周期性地清洗管道、炉管和相关的容器;③使用超纯净的化学物质;④保证气体在传 输过程的清洁。另外保证栅材料(通常是多晶硅)不受沾污也是很重要的。使用 PSG 和 BPSG 玻璃钝化可动离子,可以降低可动离子的影响。因为这些玻璃体能捕获可动离子。用等离子 淀积氮化硅来封闭已经完成的芯片,氮化硅起阻挡层的作用,可以防止 Na+、水汽等有害物 的渗透。 (2)固定离子电荷(Fixed Oxide Charge)Qf,通常是带正电,但是在某些情况下也可 能带负电,它的极性不随表面势和时间的变化而变化,所以叫它固定电荷。这种电荷是指位 于距离 Si-SiO2 界面 3nm 的氧化层范围内的正电荷,又称界面电荷,是由氧化层中的缺陷引 起的,电荷密度在 l010~1012/cm-2。然而在超薄氧化层(<3.0nm)中,电荷离界面更近,或者 是分布于整个氧化层之中。 固定离子电荷的来源普遍认为是氧化层中过剩的硅离子,或者说是氧化层中的氧空位。

由于氧离子带负电,氧空位具有正电中心的作用,所以氧化层中的固定电荷带正电。固定氧 化层电荷的能级在硅的禁带以外,但在 SiO2 禁带中。 硅衬底晶向、氧化条件和退火温度的适当选择,可以使固定正电荷控制在较低的密度。 同时降低氧化时氧的分压,也可减小过剩 Si+的数量,有助于减小固定正电荷密度。另外, 含氯氧化工艺也能降低固定正电荷的密度。 (3)界面陷阱电荷(Interface trapped charge)Qit,位于 SiO2/Si 界面上,电荷密度在 10 10 /cm-2 左右,是由能量处于硅禁带中、可以与价带或导带方便交换电荷的那些陷阱能级或 电荷状态引起的。 那些陷阱能级可以是施主或受主, 也可以是少数载流子的产生和复合中心, 包括起源于 Si-SiO2 界面结构缺陷 (如硅表面的悬挂键) 氧化感生缺陷以及金属杂质和辐射 、 等因素引起的其它缺陷。 通常可通过氧化后在低温、惰性气体中退火来降低 Qit 的浓度。在(100)的硅上进行干氧 氧化后,Dit 的值大约是 10 ~ 10 / cm eV ,而且会随着氧化温度的升高而减少。 (4) 氧化层陷阱电荷 (Oxide trapped charge) ot, Q 它位于 SiO2 中和 Si/SiO2 界面附近, 这种陷阱俘获电子或空穴后分别荷负电或正电,电荷密度在 109~1013/cm2 左右。这是由氧化 层内的杂质或不饱和键捕捉到加工过程中产生的电子或空穴所引起的。 在氧化层中有些缺陷 能产生陷阱,如悬挂键、界面陷阱变形的 Si-Si、Si-O 键。 氧化层陷阱电荷的产生方式主要有电离辐射和热电子注入。 减少电离辐射陷阱电荷的主 要工艺方法有:①选择适当的氧化工艺条件以改善 SiO2 结构,使 Si-O-Si 键不易被打破。一 般称之为抗辐照氧化最佳工艺条件,常用 1000℃干氧氧化。②在惰性气体中进行低温退火 (150~400℃)可以减少电离辐射陷阱。 5 薄层氧化过程需注意哪些要求? 现采用的工艺有哪些?
?
11 12 2

在 ULSI 中,MOS 薄栅氧化层 ( xSiO2 ? 100 A )制备应满足以下关键条件: (1)低缺陷密度----以降低在低电场下的突然性失效次数; (2)好的抗杂质扩散的势垒持性----对 p+多晶硅栅的 p-MOSFET 特别重要; (3)具有低的界面态密度和固定电荷的高质量的 Si-SiO2 界面----低的界面态密度可保 证 MOSFET 有理想的开关特性; (4)在热载流子应力和辐射条件下的稳定性----当 MOSFET 按比例减小时,沟道横向 的高电场会使沟道载流子获得高能量, 并产生热载流子效应, 例如氧化层电荷陷阱和界面态。 在热载流子应力和辐射条件(如反应离子刻蚀和 X 射线光刻工艺)下生产最小损伤的栅介 质层; (5)工艺过程中具有较低的热开销(Thermal budget) ,以减少热扩散过程中的杂质再 分布。 现采用的工艺分为四大类主流方法: (1)各种预氧化清洁工艺; (2)各种氧化工艺; (3) 化学改善栅氧化层工艺; (4)沉积氧化层或叠层氧化硅作为栅介质。

6 掺氯氧化为何对提高氧化层质量有作用?
HCl 的氧化过程,实质上就是在热生长 SiO2 膜的同时,在 SiO2 中掺入一定数量的氯离 子的过程。所掺入的氯离子主要分布在 Si- SiO2 界面附近 100? 左右处。氯在氧化膜中的行 为是比较复杂的,从实验观察分析认为有以下几种情况: (1)氯是负离子,在氧化膜中集中 必然造成负电荷中心,它与正电荷的离子起中和作用; (2)它能在氧化膜中形成某些陷阱态 来俘获可动离子; 碱金属离子和重金属离子能与氯形成蒸气压高的氯化物而被除去; (3) (4)

在氧化膜中填补氧空位,与硅形成 Si-Cl 键或 Si-O-Cl 复合体,因此降低了固定正电荷密度 和界面态密度(可使固定正电荷密度降低约一个数量级)。掺氯氧化同时减少固定电荷等氧化 膜缺陷,提高氧化膜平均击穿电压,增加氧化速率,提高硅中少数载流子寿命等。

11 什么是沟道效应?如何才能避免?
对晶体靶进行离子注入时, 当离子注入的方向与靶晶体的某个晶向平行时, 其运动轨迹 将不再是无规则的, 而是将沿沟道运动并且很少受到原子核的碰撞, 因此来自靶原子的阻止 作用要小得多,而且沟道中的电子密度很低,受到的电子阻止也很小,这些离子的能量损失 率就很低。在其他条件相同的情况下,很难控制注入离子的浓度分布,注入深度大于在无定 形靶中的深度并使注入离子的分布产生一个很长的拖尾,注入纵向分布峰值与高斯分布不 同,这种现象称为离子注入的沟道效应(Channeling effect) 。 减少沟道效应的措施: (1)对大的离子,沿沟道轴向(110)偏离 7-10o; (2)用 Si,Ge, F, 等离子注入使表面预非晶化, Ar 形成非晶层 (Pre-amorphization) ; (3) 增加注入剂量 (晶 格损失增加,非晶层形成,沟道离子减少)(4)表面用 SiO2 层掩膜。 ;

18 在 p-Si 中扩磷 13 分钟,测得结深为 0.5μm,为使结深达到 1.5μm,在原条 件下还要扩散多长时间?然后,进行湿氧化,氧化层厚 0.2μm 时,结深是多 少?(湿氧速率很快, 短时间的氧化,忽略磷向硅内部的推进)
2 ? X j2 ? ? 1.5 ? t2 ? t1 ? ? 13 ? ? ? 117 min, ?X ? ? ? 0.5 ? j1 ? ? 2

解: Xj ? A Dt ,

还要再扩散:117 -13=104min 氧化 0.2μ m 厚氧化层需消耗的硅厚度:0.2*0.44=0.088μ m 结深:1.5 -0.088=1.412μ m

第三单元 3 薄膜在 KOH 水溶液中的腐蚀速率非常慢,因此常作为硅片定域 KOH 各向异性腐蚀的掩 蔽膜, PECVD 氮化硅薄膜在 KOH 水溶液中的腐蚀速率快。 而 怎样才能用已淀积的 PECVD 氮化硅薄膜作为 KOH 各向异性腐蚀的掩蔽膜? 答: PECVD 氮化硅薄膜含 H、质地疏松,抗 KOH 水溶液中的腐蚀性能差。可通过高温退 火,使 H 逸出,薄膜致密化,从而提高抗腐蚀性,就能作为 KOH 各向异性腐蚀的掩蔽膜。 退火温度约 800℃ ,20min,即 LPCVD 氮化硅工艺温度。如效果不理想,可升温延长时间。 6SiO2 作为保护膜时为什么需要采用低温工艺?目前低温 SiO2 工艺有哪些方法?它们降低制 备温度的原理是什么?

答: 保护膜是芯片制造的最后一个工艺步骤, 这时芯片上的元、 器件已制作好, 如再采用高、 中温工艺制作 SiO2 保护膜,芯片上的金属化系统或器件结构都会受损,如金属被氧化、杂 质再分布带来元器件结构的改变,甚至芯片报废。所以,只能采用低温工艺。目前,采用最 多是 PECVD-SiO2 低温工艺反应气体为 O2、N2O 和 SiH4 或 TEOS,应用等离子体技术将电 能耦合到反应气体中,使反应气体形成等离子体,降低了反应淀积 SiO2 温度。 7 比较同等掺杂浓度多晶硅和单晶硅电阻率的大小?解释不同的原因。 答: 相同掺杂杂质即使浓度相同多晶硅的电阻率比单晶硅的电阻率高。这是因为多晶硅石 油晶粒和晶界组成,在晶粒内部的掺杂原子和在单晶硅中一样是占据替位,有电活性;而晶 界上的硅原子是无序状态,掺杂原子多数是无电活性的,且晶粒/晶界之间的杂质分凝导致 晶界上杂质浓度高于晶粒内部,因此,在相同掺杂浓度下,多晶硅中有电活性的杂质浓度低 于单晶硅,导电能力也就低于单晶硅。另外,晶界上大量的缺陷和悬挂键是载流子陷阱,晶 粒中的载流子若陷入晶界之中, 对电导就不再起作用。 同时晶界上的电荷积累还会造成晶粒 边界周围形成载流子耗尽的区域,使其能带发生畸变,产生势垒,降低了多晶硅中载流子的 有效迁移率,这也引起导电能力下降,电阻率升高。 15 解释为什么薄膜应力与测量时薄膜的温度有关?为什么? 答: 薄膜中的应力按成因划分有本征应力和非本征应力。本征应力一般来源于薄膜淀积工 艺本身是非平衡过程; 非本征应力是由薄膜结构之外的因素引起的, 最常见的来源是薄膜淀 积温度高于室温,而通常薄膜和衬底材料的热膨胀系数不同,薄膜淀积完成之后,由淀积温 度冷却到室温就在薄膜中产生应力。测量温度的变化相当于“室温”的变化,因此测量应力 值与测量时温度的有关。 16 以铝互连系统作为一种电路芯片的电连系统时,若分别采用真空蒸镀和磁控溅射工艺淀 积铝膜,应分别从哪几方面来提高其台阶覆盖特性? 答: 真空蒸镀铝膜通过衬底加热和衬底旋转来改善其台阶覆盖特性。 磁控溅射通过提高衬底 温度,在衬底上加射频偏压,采用强迫填充技术,采用准直溅射技术。 第四单元 2 什么是光刻,光刻系统的主要指标有那些? 答:光刻(photolithography)就是将掩模版(光刻版)上的几何图形转移到覆盖在半导体 衬底表面的对光辐照敏感薄膜材料(光刻胶)上去的工艺过程。 光刻系统的主要指标包括分辨率 R(resolution) 、焦深(depth of focus,DOF) 、对比度 (CON) 特征线宽 、 (critical dimension, CD) 控制、 对准和套刻精度 (alignment and overlay) 、 产率(throughout)以及价格。 3 试简述硅集成电路平面制造工艺流程中常规光刻工序正确的工艺步骤。 答:一般的光刻工艺要经历底膜处理、涂胶、前烘、曝光、显影、坚膜、刻蚀、去胶、 检验工序。

(1)底膜处理是光刻工艺的第一步,其主要目的是对硅衬底表面进行处理,以增强衬 底与光刻胶之间的黏附性。底膜处理包括以下过程:清洗、烘干和增粘处理。 (2)涂胶工艺一般包括三个步骤:①将光刻胶溶液喷洒到硅片表面上;②加速旋转托 盘(硅片),直至达到需要的旋转速度;③达到所需的旋转速度后,保持一定时间的旋转。 (3)前烘就是在一定的温度下,使光刻胶膜里面的溶剂缓慢地、充分地逸出来,使光 刻胶膜干燥,其目的是增加光刻胶与衬底间的粘附性,增强胶膜的光吸收和抗腐蚀能力,以 及缓和涂胶过程中胶膜内产生的应力等。 (4) 曝光是使光刻掩模版与涂上光刻胶的衬底对准, 用光源经过光刻掩模版照射衬底, 使接受到光照的光刻胶的光学特性发生变化。曝光中要特别注意曝光光源的选择和对准。 (5)曝光后在光刻胶层中形成的潜在图形,经过显影便显现出来,形成三维光刻胶图 形,这一步骤称为显影。 (6)坚膜也是一个热处理步骤,就是在一定的温度下,对显影后的衬底进行烘焙。坚 膜的主要作用是除去光刻胶中剩余的溶剂, 增强光刻胶对硅片表面的附着力, 同时提高光刻 胶在刻蚀和离子注入过程中的抗蚀性和保护能力。 (7)在显影和烘焙之后就要完成光刻掩膜工艺的第一次质检,通常叫显影检验。检验 的目的是区分那些有很低可能性通过最终掩膜检验的衬底;提供工艺性能和工艺控制数据; 以及分拣出需要重做的衬底。 (8)刻蚀就是将涂胶前所淀积的薄膜中没有被光刻胶(经过曝光和显影后的)覆盖和 保护的那部分去除掉,达到将光刻胶上的图形转移到其下层材料上的目的。 (9)光刻胶除了在光刻过程中用作从光刻掩模版到衬底的图形转移媒介,还用做刻蚀 时不需刻蚀区域的保护膜。当刻蚀完成后,光刻胶已经不再有用,需要将其彻底去除,完成 这一过程的工序就是去胶。此外,刻蚀过程中残留的各种试剂也要清除掉 (10)基本的光刻工艺过程中,最终步骤是检验。衬底在入射白光或紫外光下首先接受 表面目检, 以检查污点和大的微粒污染。 之后是显微镜检验或自动检验来检验缺陷和图案变 形。 对于特定的光刻版级别的关键尺寸的测量也是最终检验的一部分。 对光刻质量的检测手 段主要有:显微镜目检、线宽控制和对准检查。 4 光刻技术中的常见问题有那些? 答:半导体器件和集成电路的制造对光刻质量有如下要求:一是刻蚀的图形完整,尺寸 准确,边缘整齐陡直;二是图形内没有针孔;三是图形外没有残留的被腐蚀物质。同时要求 图形套刻准确,无污染等等。但在光刻过程中,常出现浮胶、毛刺、钻蚀、针孔和小岛等缺 陷。 浮胶就是在显影和腐蚀过程中,由于化学试剂不断侵入光刻胶膜与 SiO2 或其它薄膜间 的界面,所引起的光刻胶图形胶膜皱起或剥落的现象。所以,浮胶现象的产生与胶膜的粘附 性有密切关系。 腐蚀时,如果腐蚀液渗透光刻胶膜的边缘,会使图形边缘受到腐蚀,从而破坏掩蔽扩散 的氧化层或铝条的完整性。若渗透腐蚀较轻,图形边缘出现针状的局部破坏,习惯上就称为 毛刺;若腐蚀严重,图形边缘出现“锯齿状”或“绣花球”样的破坏,就称它为钻蚀。 在氧化层上,除了需要刻蚀的窗口外,在其它区域也可能产生大小一般在 l~3 微米的细 小孔洞。这些孔洞,在光刻工艺中称为针孔。 小岛, 是指在应该将氧化层刻蚀干净的扩散窗口内, 还留有没有刻蚀干净的氧化层局部 区域,它的形状不规则,很象“岛屿” ,尺寸一般比针孔大些,习惯上称这些氧化层“岛屿” 为小岛。

6 简述集成电路的常规掩模版制备的工艺流程。 答:硅平面晶体管或集成电路掩模版的制作,一般地讲,要经过原图绘制(包括绘总图和刻 分图) 、初缩、精缩兼分步重复、复印阴版和复印阳版等几步。掩模版制造人员根据图形产 生的磁带数据,再加上不同的应用需求及规格,会选用不同的制作流程。 ①版图绘制:在版图设计完成后,一般将其放大 100~1000 倍(通常为 500 倍) ,在坐标 纸上画出版图总图。 ②刻分层图:生产过程中需要几次光刻版,总图上就含有几个层次的图形。为了分层制 出各次光刻版,首先分别在表面贴有红色膜的透明聚酯塑料胶片(称为红膜)的红色薄膜层 上刻出各个层次的图形,揭掉不要的部分,形成红膜表示的各层次图形。这一步又称为刻红 膜。 ③初缩:对红膜图形进行第一次缩小,得到大小为最后图形十倍的各层初缩版。其过程 与照相完全一样。 ④精缩兼分布重复: 一个大圆片硅片上包含有成百上千的管芯, 所用的光刻版上当然就 应重复排列有成百上千个相同的图形。 因此本步任务有两个: 首先将初缩版的图形进一步缩 小为最后的实际大小,并同时进行分布重复。得到可用于光刻的正式掩模版。直接由精缩和 分步重复得到的叫做母版。 ⑤复印:在集成电路生产的光刻过程中,掩模版会受磨损产生伤痕。使用一定次数后就 要换用新掩模版。 因此同一掩模工作版的需要数量是很大的, 若每次工作版都采用精缩得到 的母版是很不经济的。因此在得到母版后要采用复印技术复制多块工作掩模版供光刻用。 7 简述表征光刻胶特性、性能和质量的参数。 答:表征光刻胶性质的量有下面几个: 1、 响应波长 响应波长是能使光刻胶结构发生变化的光(或射线)的波长。为了提高光学光刻的分辨 率,光刻胶在向短波方向发展。 汞灯作为光源时所用胶的响应波长是紫光,400-550nm ;氙-汞灯作为光源采用近紫外 胶,响应波长在 360nm 附近;190nm 的极紫外光刻胶正在研究之中。电子束光刻胶对电子 束有响应。 2、 灵敏度 光刻胶的灵敏度是指单位面积上入射的使光刻胶全部发生反应的最小光能量或最小电 荷量(对电子束胶) 。灵敏度以毫焦每平方厘米或mJ/cm2为单位。提供给光刻胶的光能量值 通常称为曝光量。灵敏度越高,需要的光(或射线)能量越小,曝光时间越短。灵敏度太低 会影响生产效率,所以通常希望光刻胶有较高的灵敏度。但灵敏度太高会影响分辨率。通常 负胶的灵敏度高于正胶。 3、 抗蚀性 光刻胶胶膜必须保持它的粘附性, 并在后续的湿刻和干刻中保护衬底表面。 这种性质被 称为抗蚀性。一些干法刻蚀工艺要在高温(如 150℃)下完成,这需要光刻胶具有热稳定性 以保持其形状。抗蚀性越强,光刻胶性能越好。 4、 粘滞性 对于液体光刻胶来说,粘滞性是评价其流动特性的定量指标。粘滞性与时间相关,因为 它会在使用中随着光刻胶中溶剂的挥发而增加。 粘滞性非常重要, 因为硅片表面具有各种形 貌,例如台阶和狭缝,在这些地方,它会影响光刻胶的厚度和均匀性。随着粘滞性增加,光 刻胶流动的趋势变小,它在硅片上的厚度增加,分辨率下降,但是抗蚀能力增强。因此,选 择胶的粘度时应根据需要来确定。

5、 粘附性 光刻胶的粘附性描述了光刻胶粘着于衬底的强度。 光刻胶必须粘附于许多不同类型的表 面,包括硅、多晶硅、二氧化硅(掺杂的和未掺杂的) 、氮化硅和不同的金属。光刻胶粘附 性的不足会导致硅片表面上的图形变形。 光刻胶的粘附性必须保证光刻胶经受住曝光、 显影 和后续的工艺(例如刻蚀和离子注入)条件。 6、光刻胶的膨胀 在显影过程中,如果显影液渗透到光刻胶中,光刻胶的体积就会膨胀,这将导致图形 尺寸发生变化。 这种膨胀现象主要发生在负胶中。 由于负胶存在膨胀现象, 对于光刻小于 3μm 图形的情况,基本使用正胶来代替负胶。正胶的分子量通常都比较低,在显影液中的溶解机 制与负胶不同,所以正胶几乎不会发生膨胀。 因为正胶不膨胀,分辨率就高于负胶。另外,减小光刻胶的厚度有助于提高分辨率。 因此使用较厚的正胶可以得到与使用较薄的负胶相同的分辨率。 在相同的分辨率下, 与负胶 相比可以使用较厚的正胶, 从而得到更好的平台覆盖并能降低缺陷的产生, 同时抗干法刻蚀 的能力也更强。 7、微粒数量和金属含量 光刻胶的纯净度与光刻胶中的微粒数量和金属含量有关。 为了满足对光刻胶中微粒数量 的控制, 光刻胶在生产的过程中需要经过严格的过滤和超净的包装。 通过严格的过滤和超净 包装,可以得到高纯度的光刻胶。此外,即便得到了高纯度的光刻胶,在使用前仍然需要进 行过滤。 因为即便在生产的过程中光刻胶已经经过了过滤和密封包装, 随着存储时间的增加, 光刻胶中的微粒数量还会继续增加。过滤的精度越高,相应的成本也越高。光刻胶的过滤通 常是在干燥的惰性气体(如氮气)中进行的。根据需要选择过滤的级别,一般直径在 0.1μm 以 上的微粒都需要除去。 光刻胶的金属含量主要是指钠和钾在光刻胶中的含量。 因为光刻胶中的钠和钾会带来污 染,降低器件的性能。通常要求光刻胶的金属含量越低越好,特别是钠需要达到 50 万分之 一原子。这种低浓度的钠和钾可以通过原子吸收光谱分光光度计来测量。 8、储存寿命 光刻胶中的成份会随时间和温度而发生变化。通常负胶的储存寿命比正胶短(负胶易于 自动聚合成胶化团)。 从热敏性和老化情况来看, DQN 正胶在封闭条件下储存是比较稳定的。 如果储存得当, DQN 正胶可以保存六个月至一年。 在存储期间, 由于交叉链接的作用, DQN 正胶中的高分子成份会增加,这时 DQN 感光剂不再可溶,而是结晶成沉淀物。另一方面, 如果保存在高温的条件下, 光刻胶也会发生交叉链接。 这两种因素都增加了光刻胶中微粒的 浓度,所以光刻胶在使用前需要经过过滤。采用适当的运输和存储手段,在特定的条件下保 存以及使用前对光刻胶进行过滤,这都有利于解决光刻胶的老化问题。 9 简述光刻胶的成分特征。 答:光学光刻胶通常包含有三种成份: ①聚合物材料(也称为树脂):聚合物材料在光的辐照下不发生化学反应,其主要作用是 保证光刻胶薄膜的附着性和抗腐蚀性,同时也决定了光刻胶薄膜的其它一些持性(如光刻胶 的膜厚、弹性和热稳定性)。 ②感光材料: 感光材料一般为复合物(简称 PAC 或感光剂)。 感光剂在受光辐照之后会发 生化学反应。 正胶的感光剂在未曝光区域起抑制溶解的作用, 可以减慢光刻胶在显影液中的 溶解速度。在正性光刻胶暴露于光线时有化学反应发生,使抑制剂变成了感光剂,从而增加 了胶的溶解速率。 ③溶剂(如丙二醇一甲基乙醚, 简称 PGME): 溶剂的作用是可以控制光刻胶机械性能(例

如基体黏滞性),并使其在被涂到硅片表面之前保持为液态。 11 紫外光的常见曝光方法有那些? 答:紫外(UV)的曝光方法主要有接触式曝光、接近式曝光和投影式曝光。 12 后光刻时代有那些光刻新技术? 答:浸入式光刻、纳米压印光刻、极紫外光刻(EUV)和无掩模(ML2)一起成为后光刻技术 时代的候选技术。 13 光刻设备主要有那些? 答:接触式光刻机;接近式光刻机;扫描投影光刻机;分步重复投影光刻机;步进扫描光刻 机。 17 干法刻蚀是如何分类和定义的? 答:干法刻蚀又分为三种:物理性刻蚀、化学性刻蚀、物理化学性刻蚀。物理性刻蚀是 利用辉光放电将气体(如 Ar 气)电离成带正电的离子,再利用偏压将离子加速,溅击在被 刻蚀物的表面而将被刻蚀物的原子击出——溅射, 该过程完全是物理上的能量转移, 故称物 理性刻蚀。 化学性刻蚀,或称等离子体刻蚀(plasma etching) ,是利用等离子体将刻蚀气体电离并 形成带电离子、 分子及反应活性很强的原子团, 它们扩散到被刻蚀薄膜表面后与被刻蚀薄膜 的表面原子反应生成具有挥发性的反应产物, 并被真空设备抽离反应腔。 因这种反应完全利 用化学反应,故称为化学性刻蚀。 最为广泛使用的方法是结合物理性的离子轰击与化学反应的刻蚀, 又称为反应离子刻蚀 (reactive ion etching,RIE) 。这种方式兼具非等向性与高刻蚀选择比的双重优点。刻蚀的进 行主要靠化学反应来实现, 加入离子轰击的作用有二: ①破坏被刻蚀材质表面的化学键以提 高反应速率; ②将二次沉积在被刻蚀薄膜表面的产物或聚合物打掉, 以使被刻蚀表面能充分 与刻蚀气体接触。 由于在表面的二次沉积物可被离子打掉, 而在侧壁上的二次沉积物未受到 离子的轰击,可以保留下来阻隔刻蚀表面与反应气体的接触,使得侧壁不受刻蚀,所以采用 这种方式可以获得各向异性的刻蚀。 18 常见的终点检测设备有那些? 答: 常见的终点检测 (End Point Detection) 设备有三种: 发射光谱分析 (Optical Emission Spectroscopy, OES) 激光干涉测量 、 (Laser Interferometry) 质谱分析 、 (Mass Spectroscopy) 。 第五单元 1ULSI 对多层互连系统的要求? 答:可从金属导电层和绝缘介质层的材料特性,工艺特性,以及互连延迟时间等多个方面来 分析 ULSI 对多层互连系统的要求: 1、缩短互连线延迟时间,通常用电阻电容(RC)常数表征互连线延迟时间,有:

RC ?

?l ?wl
wt m tox ?

?

??l 2
tmtox

其中,ρ 为金属连线的电阻率;l、w、tm 分别为金属连线层的长度、宽度和厚度;为 ε、tox 分别为介质层的介电常数和厚度。

由公式式可知,金属导电层的电阻率越低,绝缘层的介电常数越小,互连线越短,互连 线延迟时间也就短,电路速度也就越快。 2、金属导电材料的选取除了要求低电阻率之外,还应抗电迁移能力强,理化稳定性能、 机械性能和电学性能在经过后续工艺及长时间工作之后保持不变, 最好薄膜淀积和图形转移 等加工工艺简单、且经济,制备的互连线台阶覆盖特性好、缺陷浓度低、薄膜应力小。 实际上完全满足上述要求的金属或金属性材料没有。早期的 ULSI 是采用铝及铝合金作 为导电材料。近年来随着工艺技术的发展,铜已成为金属导电材料的首选,在集成度更高的 ULSI 中有取代铝及铝合金的趋势。 3、绝缘介质材料的选取除了要求介电常数低之外,还应击穿场强高、漏电流低、体电 阻率和表面电阻率大(一般均应大于 1015Ω·cm) ,即电学性能好;不吸潮、对温度的承受能 力在 500℃以上、无挥发性残余物存在,即理化性能好;薄膜材料的应力低、与导电层的附 着性好,即兼容性好;薄膜易制备、且缺陷密度低、易刻蚀、台阶覆盖特性好,即易于加工 成型。 4 工艺检测技术的发展方向? 答:随着新的检测技术的不断发展,工艺检测技术得到了迅速的提高,今后将主要向着三个 方向发展: 1、 工艺线实时监控,指工艺进行到受控参数设定值时,自动调整,或过程自动终止; 2、 非破坏性检测,指对硅片直接进行检测; 3、 非接触监测,指对硅片直接进行检测。 4、 5 微电子测试图形的功能? 答:微电子测试图形是工艺监控的重要工具,为微电子工业普遍采用。微电子测试图形是一 组专门设计的结构, 采用与集成电路制造相容的工艺, 通过对这些结构的测试和分析来监控 工艺和评估由这种工艺制造的器件和电路。具体功能大致归纳为: 1)提取工艺、器件和电路参数,评价材料、设备、工艺和操作人员工作质量,实行工 艺监控和工艺诊断; 2)制定工艺规范和设计规范; 3)建立工艺模拟、器件模拟和电路模拟的数据库; 4)考察工艺线的技术能力; 5)进行成品率分析和可靠性分析 7 微电子封装通常具备的作用? 答:微电子封装通常有五种作用,即电源分配、信号分配、散热通道、机械支撑和环境 保护。 1)电源分配 微电子封装首先要能接通电源,使芯片与电路的电流流通;其次,微电子封装的不同部 位所需的电源有所不同,要能将不同部位的电源分配恰当,以减少电源的不必要损耗,这在 多层布线基板上尤为重要;同时,还要考虑接地线的分配问题。 2)信号分配 为使电信号延迟尽可能减小, 在布线时应尽可能使信号线与芯片的互连路径及通过封装 的 I/0 引出的路径达到最短。对于高频信号,还应考虑信号间的串扰,以进行合理的信号分 配布线和接地线分配。 3)散热通道

各种微电子封装都要考虑器件、 部件长期工作时如何将聚集的热量散出的问题。 不同的 封装结构和材料具有不同的散热效果, 对于功耗大的微电子封装, 还应考虑附加热沉或使用 强制风冷、水冷方式,以保证系统在使用温度要求的范围内能正常工作。 4)机械支撑 微电子封装可为芯片和其他部件提供牢固可靠的机械支撑, 并能适应各种工作环境和条 件的变化。 5)环境保护 半导体器件和电路的许多参数,如击穿电压、反向电流、电流放大系数、噪声等,以 及器件的稳定性、 可靠性都直接与半导体表面的状态密切相关。 半导体器件和电路制造过程 中的许多工艺措施也是针对半导体表面问题的。 半导体芯片制造出来后, 在没有将其封装之 前,始终都处于周围环境的威胁之中。在使用中,有的环境条件极为恶劣,必须将芯片加以 封装保护以避免外部环境的影响。所以,微电子封装对芯片的保护作用显得尤为重要。 9 数字电路的测试方法包括那些及各自的优缺点? 答:数字电路在测试方法上通常有以下几种。 1、实装测试法 把被测试的比连接到实际工作的系统环境中, 看它能否正确地执行运算和操作, 以此判 断它是好是坏。由于不需要特殊的测试仪器,这种方法比较简单经济,但缺点也很多,比如 不能分析工作不正常的原因、 不能进行改变定时等的条件测试、 没有特别的硬件时不能在中 断等最坏情况的外部环境状态下进行测试、 测试灵活性差等。 这种测试方法主要为需要少量 IC 的用户用于验收测试。 2、比较测试法 把存储在逻辑功能测试仪器的存储器里的输入向量, 同时输入到被测试的比和比较用的 合格 IC 中,对两个电路的输出向量进行比较,看其是否一致,以此来判断好坏。这种测试 方法可用价格较低的测试仪器,比较简单经济,可以进行实时重复响应测试,并可以针对 VLSI 内部特定模块生成测试图形,对失效进行定位。但它的缺点同样不可忽视,对于比较 用的合格 IC 的依赖性很强, 从哪里获得最先用于比较的合格 IC 以及如何管理它, 输入的调 试向量是设计人员确定的, 改变和修正的自由度很小, 对于动态状态下的功能测试有一定的 限制,不可能进行参数测试。这种测试方法一般用于 VLSI 制造中的 GO/NO GO 测试。 3、测试图形存储法 这是目前应用最广泛的逻辑 VLSI 功能测试法。在测试前,把预先脱机生成的测试图形 输入列 VLSI 测试仪器的缓冲存储器里,然后进行逻辑功能测试,也叫存储响应法,具体又 分为两类。 ①逻辑模拟法,由测试图形发生器,依据被测试 VLSI 的逻辑连接,生成输入输出测试 图形。这种方法的优点是:只需要输入被测 IC 的逻辑连接数据,是最方便的方法,适用于 一切 VLSI;能够以逻辑门单位,查出失效部位;测试程序简单,电平、定时等参数容易改 变,可建立 VLSI 特性图表;对于一种 IC 只需要生成一次测试图形。同样,这种方法也有 其缺点: 测试图形发生器的算法非常复杂; 由于测试图形是自动生成的, 不能自由改变顺序; 不了解 VLSI 的内部结构,就不能使用这种方法;需要存储测试图形的大容量存储器。 ②输出向量检出法,这种方法主要是针对微处理器的测试提出来的,它是把以翻译程 序转换为输入向量的操作码与操作数加到合格 IC 上(或直接把输入向量加到合格 IC 上),检 测出这时的输出向量,和输入向量一起作为测试图形,保存在 VLSI 测试仪的大容量存储器 中,用于逻辑功能测试。 它的优点在于:测试微处理器时,指令和操作数系列只需以助记符的形式输入;可以

测试特定的指令;此时向量的顺序可以自由改变;测试程序简单,定时等参数容易改变,可 做特性图表。 缺点是: 对于每一种 VLSI 都要有相应的翻译程序; 需要存储测试图形的大容量存储器; 需要准备检测输出图形用的合格 IC。测试图形存储法通常使用价格昂贵的通用 VLSI 测试仪器,但由于它即使在生成测试图形后,也可以通过改变测试程序自由改变测试条件, 对器件的特性进行评价,所以目前的 VLSI 制造商和部分用户都采用这种方法进行测试。 4、实时测试图形产生法 这种方法不必把测试图形存入缓冲存储器, 而是用图形发生器, 一边实时地产生测试图 形,一边进行逻辑功能测试。 产生测试图形的方法有仿真法和算法测试图形发生法两种。 仿真法使用测试仪器的硬件 构成待测 IC 的仿真器,根据输入产生测试图形。对于算法测试图形发生法,应用的算法种 类很多,后面将会具体分析。 实时测试图形发生法由于实时产生测试图形, 不需要测试仪器具有大容量的存储器, 但 同时也限制了测试速度。对仿真法,还有不同电路需要不同硬件仿真器的问题。 5、折中法 根据被测电路的具体情况,将以上各种方法加以组合,际测试的需要。适应实际测试的 需要。 上面讲到的各种测试方法都各有优缺点,有的适用于产品试制或改进阶段的验证测试, 有的适用于大规模生产中的合格品检验, 有的通常只用作客户验收测试, 具体采用哪一种方 法,要根据实际需要来定。 10 数字集成电路测试中通常考虑的失效类型? 答:数字集成电路测试中通常考虑的失效有: 固定错误(Stuck—at Faults); 干扰错误(Bridging Faults); 固定开路错误(Stuck—open Faults); 图形敏感错误(Pattern Sensitive Faults)。 前两种失效存在于各种工艺的数字集成电路中,固定开路错误通常应用于 CMOS 工艺 的数字 IC 测试,而最后一种,一般用于具有规则结构的特定器件,如 RAM 和 ROM。 11 模拟电路失效类型? 答:(1)模拟电路失效类型 模拟电路的失效情况大致可以概括为以下几类: ①参数值偏离正常值; ②参数值严重偏离正常范围,如开路、短路、击穿等; ③一种失效引发其他的参数错误; ④某些环境条件的变化引发电路失效(如温度、湿度等); ⑤偶然错误,但通常都是严重失效,如连接错误等。 其中①、③和④通常只是引起电路功能偏离设计值,但仍可工作。由此也有人将模拟 电路失效情况分为硬失效和软失效,前者指不可逆的失效,引发电路功能的错误;后者发生 时,电路仍可工作,但偏离允许值范围。


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