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实验十 Quartus II简明教程(简化)


实验十

Quartus II 简明教程

在本实验中,我们通过设计一个2输入与门的例子,学习QuartusⅡ软件的使用。 1.文件及工程建立 首先为该设计(工程)建立一个目录,如C:\VHDL\and2gate,然后运行Quartus Ⅱ 6.0,进入Quartus Ⅱ 6.0集 成环境。 1) 新建文件 选择菜单【File】→【New】

,出现如图10-1所示的对话框,在框中选中【VHDL File】,单击【OK】按 钮,即选中文本编辑方式。在弹出的编辑窗口中输入and2gate.VHD源程序。 输入完毕后,选择菜单【Flie 】 → 【 Save As 】 ,即出现文件保存对话框。首先选择存放本文件的目录 C:\VHDL\and2gate,然后在【文件名】框中输入文件名 and2gate,然后单击【保存】 。即把输入的文件保存在 指定的目录中。图 10-2 是新建的文件 and2gate.VHD。 本实验中的 and2.VHD 源程序如下: --and2gate.VHD 源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and2 gate IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END and2 gate; ARCHITECTURE one OF and2 gate IS BEGIN y<=a and b; END one;

图 10-1

新建文件类型的选择框

图 10-2

新建的文件 and2gate.VHD

2) 新建工程 在弹出的窗口(图 10-3)中点击【是(Y)】确认新建工程。或者执行【File】→【New Project Wizard】命令,

打开新建工程向导,将出现如图 10-4 所示的对话框。 第一栏为工作目录,第二栏为工程名,第三栏为顶层文 件的实体名(应与第二栏工程名保持一致) 。

图 10-3 保存 VHD 文件后弹出的窗口 图 10-4 新建工程——工程参数设置 3) 将文件添加到对应的工程 点击【Next】将弹出如图 10-5 所示的添加文件操作界面,点击最上面【File Name】右侧的【…】按钮, 找到工作目录下的 and2gate.vhd 文件并加入。或者单击【Add All】按钮,将工作目录下的所有 VHDL 文件加 入到此工程中。设置完成后,单击【Next】进入目标器件设置。 4)选择目标芯片 在弹出如图 10-6 所示的添加文件操作界面, 首先在 【Family】 栏中选择 ACEX1K 系列; 然后在 【Target device】 选项框中选择 【Specific device selected in ‘Available devices’ list】 ,即选择一个确定的目标芯片。 再在 【Available devices】列表中选择具体芯片 EP1K100QC208-3。单击【Finish】完成设置。 2.工程编译及分析 1) 全编译。选择菜单【Processing】 → 【Start Compilation】或者按快捷键“Ctrl+L”执行全编译。编译 时下面的【Processing】窗口会显示编译过程中的相关信息,如果发现警告和错误,会以深色标记条显示。警 告不影响编译通过,但是错误编译不能通过,必须进行修改。双击【Processing】栏中的错误显示条文,会弹 出对应的 VHDL 文件,光标指示到错误处。在对错误进行分析修改后,再次进行编译,直至排除所有错误。 2) 编译结果的查看

图 10-5 添加文件操作界面

图 10-6

目标芯片选择

(1) 编译结果报告。 全编译后, 先后执行主菜单 【Processing】 下的 【Compilation report】 和 【Timing Analyzer Tool】子菜单,会分别出现编译结果报告窗口和典型时序分析窗口,可选择查看有关编译结果或执行【Start】 进行典型时序分析。再执行主菜单【Window】下的【Tile Horizontally】 ,就会出现如图 10-7 所示的编译结果报 告和时序分析报告。

图 10-7 编译结果报告和时序分析报告 图 10-8 RTL 视图和工艺映射视图 (2) 电路网表结果。 经过逻辑综合适配后, 可以使用网表查看器查看有关电路网表信息。 执行主菜单 【Tools】 =>【Netlist Viewers】=>【RTL Viewer】和【Technology Map Viewer】查看 RTL 视图和技术映射视图。如图 10-8 所示。 3.工程仿真及分析 当工程编译通过之后,必须对其功能和时序进行仿真测试,以了解设计结果是否满足原设计要求。 1) 打开波形编辑器 执行【File】→【New】命令,在弹出的窗口中选择【Other Files】中的【Vector Waveform File】项,打开 空白的波形编辑器,如图 10-9 所示。 2) 设置仿真时间区域和最小时间周期 将仿真时间设置在一个比较合理的时间区域。 选择 【Edit】 菜单中的 【End Time…】 项, 在弹出窗口的 【Time】 栏处输入 【100】 , 单位选择 【ms】 , 将多个仿真区域的时间设为 100 ms, 单击 【OK】 按钮, 结束设置。 选择 【Edit】 菜单中的【Grid Size…】项,在弹出窗口的【Time Period】栏处输入【20】 ,单位选择【ms】 。

图 10-9 新建仿真波形文件的操作 3) 在波形编辑器中引入信号节点

图 10-10 引入信号节点操作

执行【View】→【Utility Windows】 →【Node Finder】命令,弹出【Node Finder】对话框。在此窗口中 的【Filter】框中选择【Pins:all】 ,然后单击【List】按钮,于是在下面的【Nodes Found】窗口中会出现工程 and2gate 中的所有端口引脚名。用鼠标将需要仿真观察的信号拖到波形编辑器窗口。在这里把所有的端口引脚 名 a、b、y 全部插入,如图 10-10 所示。 4) 编辑输入波形

图 10-11 设定 a 波形 双击节点 a 右侧空白波形处,弹出图 10-11 窗口,设定【Start time】为【0】 ,单位为【ps】 , 【End time】为 【20】 ,单位为【ms】 , 【Numeric or named value】为【0】 ,即可设定“0ps~20ms”期间 a 的值为“0” 。用同样 的方法设定“40ms~60ms”期间 CLR 的值为“1” 、 “60ms~100ms”期间 CLR 的值为“0” 。 用同样的方法设定“0ps~40ms”期间 b 的值为“0” 、 “40ms~80ms”期间 b 的值为“1” , “80ms~100ms” 期间 b 的值为“0” 。 选中缩放按钮,按鼠标左键或右键可以放大或缩小波形显示,以便在仿真时能够浏览波形全貌。

图 10-12

设置好并存盘的波形图

5) 波形文件存盘 选择【File】菜单下的【Save】命令,将默认名为 and2gate.vwf 的波形文件存入当前工程所在的文件夹中。 本操作根据要求将各输入信号【a】 、 【b】的波形设置成如图 10-12 所示的波形。

6) 仿真器参数设置 选择【Assignment】菜单下的【Settings?】项,在【Settings】窗口中左侧【Category】栏中选择【Simulator Settings】 项, 打开如图 10-13 所示的窗口。 在 【Simulation mode】 项目下选择 【Timing】 , 即时序仿真, 在 【Simulation input】 栏中, 单击按钮, 找到并选择仿真激励文件 【and2gate.vwf】 。 在 【Simulation period】 栏中选择 【Run simulation until all vector stimuli are used】 ,即全程仿真。根据仿真的要求还可选择功能仿真等其它仿真形式以及进行其它 的设置。

图 10-13 仿真器参数设置 7) 启动仿真器 选中【Processing】菜单下的【Start Simulation】 ,直到出现【Simulation was successful】对话框为止。 8) 观察仿真结果 仿真成功后,仿真波形文件【Simulation Report】通常会自动弹出。and2gate 的时序仿真结果如图 10-14 所示。如果没有弹出仿真完成后的波形文件,可以通过【Processing】菜单下的【Simulation Report】命令,打 开波形报告。 如果无法在窗口展开时间轴上的所有波形图, 可以在仿真报告窗口中单击鼠标右键, 选择 【Zoom】 项下的【Fit in Window】选项,并通过按钮,调节波形的比例。通过观察仿真结果,发现达到了预定的要求。 4.芯片管脚的锁定 工程编译和有关仿真都通过后,就可以将配置数据下载到应用系统进行验证。下载之前首先要对系统顶层 模块进行引脚锁定,保证锁定的引脚与实际的应用系统相吻合。 1) 目标芯片的确认及闲置引脚的设定

图 10-14 and2gate 的时序仿真结果 管脚锁定前,先进行芯片的确定或修改。选择【Assignment】菜单下的【Settings?】项,在【Settings】 窗口中左侧【Category】栏中选择【Device】项,打开如图 10-15 所示的窗口。单击图 10-15 中的【Device & Pin Options?】按钮,在弹出的【UnusedPins】设置框中进行闲置引脚的设定。对设计中未用到的器件引脚,有三 种处理方式: 输入引脚(呈高组态)、 输出引脚(呈低电平)或输出引脚(输出不定状态)。 通常情况下选择第一项 【As input tri-stated】 ,避免未用到的引脚对应用系统产生影响。

图 10-15 管脚锁定前目标芯片的确认或修改 2) 引脚锁定 实验箱 EDA 实验开发系统板选用的 EP1K100QC208-3 芯片,应对本例中的有关输入和输出的资源情况进 行引脚锁定,并将闲置引脚设定为三态门状态。本例通过引脚锁定窗口进行锁定。 打开 【Assignments】 菜单下的 【Pin Planner】 命令, 打开引脚锁定窗口, 如图 10-16 所示。 EP1K100QC208-3 芯片共有 208 个引脚,按住 Ctrl 键同时滚动鼠标滚轮可以将芯片的 Top View 放大观察。208 个引脚中有一部 分是有特定功能不可分配的,只有显示为小圆圈的管脚可以分配为输入/输出,将鼠标停留在这些引脚上会显

示<none>@PIN_**(Column I/O)。 将【All pins】中 a 直接拖到 191 号引脚释放,就可以把 191 号引脚分配为 a 输入,此时 191 号引脚显示中 间有脉冲符号的褐色实心小方点,若将鼠标停留在上面还会显示 a<Input>@PIN_191 Column I/O)。 同样的办法将 192 号引脚分配为 b 输入,此时 192 号引脚显示褐色实心小圆点。将 193 号引脚分配为 y 输 出。 分配完管脚后需要按快捷键“Ctrl+L”重新编译。

图 10-16 引脚锁定窗口的打开及管脚的锁定 注意: 实验板上 EP1K100QC208-3 芯片的 208 个引脚中有 60 个引脚有特定功能不可分配为 I/O, 剩余的 148 个引脚中只有 68 个与实验箱的插孔相连。这 68 个引脚分成 8 组且通过排阵引出(Z1-Z8,每组 8 个引脚,例 如 169-177 号引脚为 Z3,详见附录二《实验箱插孔号与 EP1K100 引脚号对照表》),还有 103、104、79、184 号引脚习惯上作为 CP1-CP4 四个时钟输入。实验中分配引脚时应优先分配这 68 个引脚,并尽量一组一组的使 用,这样可以通过排线连接,不必一个一个连接,既省时省力又不易连错线。没有与实验箱插孔相连的 80 个 引脚通过双排插针引出,使用时可通过排线连接。 5.编程下载及验证 1) 编程下载硬件准备 在断电的情况下将有下载板插入实验箱对应的位置,将下载线插入下载板上的 JTAG 口,经检查无误后打 开实验箱的电源开关。 2) FPGA 的编程下载 在菜单【Tool】中选择【Programmer】 ,打开编程下载窗口。单击【Hardware Setup】 ,在打开的设置窗口 中(如图 10-17 所示)点击【Add Hardware】 。在第一栏选择【USB-Blaster】 ,在第二栏选择【USB-0】 ,点【OK】 返回 【Hardware Setup】 设置窗口。 在 【Hardware Setup】 设置窗口 【Currently selected hardware】 栏选择 【USB-Blaster [USB-0]】 。 在图 10-17 所示的【Mode】栏中选择编程模式为【JTAG】 。单击左侧的【Add File】按钮,找到要下载的 文件 and2gate.sof,并选中下载文件右侧的第一个小方框 Program/Configure。核对下载路径与文件名无误后, 单击【Start】按钮,即进入对目标器件 FPGA 的配置下载操作。当【Progress】显示为 100%时,编译成功,可 以根据前面的引脚锁定情况连线(将与 EP1K100QC208-3 芯片第 191、192 号引脚对应的实验箱第 3、4 号插孔 接到电平开关 K1、K2,将与 193 号引脚对应的 5 号插孔接到发光二极管 L1) ,进行硬件测试验证。

图 10-17

编程下载设置及过程


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