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verilog数字钟源代码


module clock0(t_min,t_hou,clock,change,sec1,sec2,min1,min2,hou1,hou2,at); input t_min,t_hou,clock,change; output sec1,sec2,min1,min2,hou1,hou2,at; wire t_min,t_hou; reg[5:0] sec,min,hou; reg tun,mod,at; reg[3:0] sec1,sec2,min1,min2,hou1,hou2; wire mt,nt; initial begin at=0; tun=1; mod=1; min=0; hou=0; sec=0; sec1=0; sec2=0; min1=0; min2=0; hou1=0; hou2=0; end always@(posedge change) begin if(at==0) at<=1; else at<=0; end always @(posedge clock) begin if(sec==59) begin sec<=0; if(at==0) tun<=1; else tun<=tun; end else \\change 控制数字钟在计时和 \\手动调整两个状态之间转换 \\at 是表示模式的变量 0 为正常计 \\时模式,1 表示手动调整模式

\\clock

标准 1HZ 时钟信号

\\秒为 60 进制计数器 \\如果处于计时模式,每 60 秒产生 \\一个分进位信号,否则 tun 信号暂停

begin sec<=sec+1; if(at==0) tun<=0; else tun<=tun; end end assign mt=(at==0)?(!at&tun):(!tun&t_min)|(tun&!t_min); always@(posedge mt) begin if(min==59) begin min<=0; if(at==0) mod<=1; else mod<=mod; end else begin min<=min+1; if(at==0) mod<=0; else mod<=mod; end end \\生成分的控制信号, \\t_min 为分钟手动调整按键

\\分钟为 60 进制计数器

\\如果处于计时模式,每 60 分产生一个 \\分进位信号,否则 mod 信号暂停

assign nt=(at==0)?(!at&mod):(!mod&t_hou)|(mod&!t_hou); always@(posedge nt) begin if(hou==23) hou<=0; else hou<=hou+1; end always@(sec) begin sec1<=sec%10;

\\生成时的控制信号, \\t_hou 为小时手动调整按键

\\小时为 24 进制计数器

\\sec1 为秒个位

sec2<=sec/10; end always@(min) begin min1<=min%10; min2<=min/10; end always@(hou) begin hou1<=hou%10; hou2<=hou/10; end endmodule

\\sec2 为秒十位

\\min1 为分个位 \\min2 为分十位

\\hou1 为时个位 \\hou2 为时十位


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