当前位置:首页 >> 信息与通信 >>

verilog数字钟源代码


module clock0(t_min,t_hou,clock,change,sec1,sec2,min1,min2,hou1,hou2,at); input t_min,t_hou,clock,change; output sec1,sec2,min1,min2,hou1,hou2,at; wire t_min,t_hou; reg[5:0] sec,min,hou; reg

tun,mod,at; reg[3:0] sec1,sec2,min1,min2,hou1,hou2; wire mt,nt; initial begin at=0; tun=1; mod=1; min=0; hou=0; sec=0; sec1=0; sec2=0; min1=0; min2=0; hou1=0; hou2=0; end always@(posedge change) begin if(at==0) at<=1; else at<=0; end always @(posedge clock) begin if(sec==59) begin sec<=0; if(at==0) tun<=1; else tun<=tun; end else \\change 控制数字钟在计时和 \\手动调整两个状态之间转换 \\at 是表示模式的变量 0 为正常计 \\时模式,1 表示手动调整模式

\\clock

标准 1HZ 时钟信号

\\秒为 60 进制计数器 \\如果处于计时模式,每 60 秒产生 \\一个分进位信号,否则 tun 信号暂停

begin sec<=sec+1; if(at==0) tun<=0; else tun<=tun; end end assign mt=(at==0)?(!at&tun):(!tun&t_min)|(tun&!t_min); always@(posedge mt) begin if(min==59) begin min<=0; if(at==0) mod<=1; else mod<=mod; end else begin min<=min+1; if(at==0) mod<=0; else mod<=mod; end end \\生成分的控制信号, \\t_min 为分钟手动调整按键

\\分钟为 60 进制计数器

\\如果处于计时模式,每 60 分产生一个 \\分进位信号,否则 mod 信号暂停

assign nt=(at==0)?(!at&mod):(!mod&t_hou)|(mod&!t_hou); always@(posedge nt) begin if(hou==23) hou<=0; else hou<=hou+1; end always@(sec) begin sec1<=sec%10;

\\生成时的控制信号, \\t_hou 为小时手动调整按键

\\小时为 24 进制计数器

\\sec1 为秒个位

sec2<=sec/10; end always@(min) begin min1<=min%10; min2<=min/10; end always@(hou) begin hou1<=hou%10; hou2<=hou/10; end endmodule

\\sec2 为秒十位

\\min1 为分个位 \\min2 为分十位

\\hou1 为时个位 \\hou2 为时十位


相关文章:
基于verilog数字钟设计报告
verilog数字钟源代码 3页 2下载券 基于Verilog HDL的万年历... 16页 1下载券...学会设计大中规模的数字电路,并领会其中的设计思想 二、课程设计实现的功能(1)...
verilog数字钟设计(FPGA)
verilog数字钟设计(FPGA)_电子/电路_工程科技_专业资料。全部代码,复制到对应文件,直接运行。设计过程详细一、课程设计目标 1. 熟悉并掌握 verilog 硬件描述语言 2...
用verilog_HDL多功能数字钟
代码 /*信号定义: clk: 标准时钟信号,其频率为 4Hz; clk_1k:产生闹铃声、...四、小结及体会为了做多功能数字钟,我借了多本关于 Verilog HDL 的程序设计书...
用Verilog语言编写的多功能数字钟
Verilog语言编写的多功能数字钟_电子/电路_工程科技_专业资料。《数字电子技术...f enpin CP INPUT VCC CP CPout OUTPUT CPout inst1 源程序如下: module ...
多功能数字钟设计FPGA Verilog
多功能数字钟 NJUST 多功能数字钟设计基于 VerilogHDL 语言 学院:电子工程与光电...代码如下,(此处把年月日的计数一起处理) begin second[3:0]=second[3:0]...
基于Verilog的数字钟设计
EDA 论文 题 目 基于 Verilog数字钟设计 学 院 通信与电子工程学院 专业...程序代码 module pb(clk,rst_n,sm_seg,sm_bit,sw1_n,sw2_n,sw3_n); ...
基于verilog的数字时钟设计
基于verilog数字时钟设计_信息与通信_工程科技_专业...三、功能设计 数字钟是一个常用的数字系统,其主要...代码端口说明如下: 输入信号: RSTn——复位信号 ...
基于Verilog HDL设计的多功能数字钟
数字钟就是采用 Verilog HDL 描述。 模块源代码如下: module clock(Clk,Rst,S1,S2,Display,Sel,Spk); input Clk; //产生 10KHZ 时钟输入 input Rst; /...
Verilog数字钟课程设计
Verilog数字钟课程设计_工学_高等教育_教育专区。课程设计报告 课程设计题目: ...当把用 VHDL 编写的代码文件看作是程序时,它可以作为设计人员之 间的交流内容...
verilog行为级实现数字钟
verilog行为级实现数字钟_电子/电路_工程科技_专业资料。用verilog语言行为级描述...数字钟verilog编程 8页 1下载券 verilog数字钟源代码 1页 1下载券 verilog...
更多相关标签: