当前位置:首页 >> 信息与通信 >>

FPGA开发板与nano-logic通信IP core使用说明


NANO LOGIC 通信 IP

FPGA 开发板与 nano-logic 通信 IP core 使用说明

目录
FPGA 开发板与 NANO-LOGIC 通信 IP CORE 使用说明 ......................................................................

.............. 1 目录 ................................................................................................................................................................. 1 NANO-LOGIC 端配置程序使用说明 ................................................................................................................. 2 FPGA 开发板端 IP CORE 使用说明 .................................................................................................................. 3 FPGA 开发板操作 NANO-LOGIC 实例 .............................................................................................................. 5

本 IP 核可以实现,FPGA 端和 NANO+LOGIC 开发板相互通讯,在 FPGA 开发板上可以 访问 NANO-LOGIC 开发板的所有基础设备 (UART 串口除外) 相当于将 NANO-LOIC 开发板 , 上的基础设备虚拟到 FPGA 开发板上。本 IP 核分为两部分,分别为 NANO-LOGIC 端 CPLD 烧写程序和 FPGA 端接口模块。
传统 FPGA 开发板用户操作基础输入输出设备

使用 NANO-LOGIC 扩展 FPGA 开发板的基础设备

NANO LOGIC 通信 IP

NANO-LOGIC 端配置程序使用说明
NANO-LOGIC 端配置程序名称 CPLD_TOP.pof,用户可以使用任意版本的 quartus 软件 将此文件烧入到 CPLD 中。 ? 打开 quartus 软件,选择 tools-programmer

?

选择 add file 加入 CPLD_TOP.pof 配置文件,勾选中后面的 program/configure 标签。

? ? ?

选择 hardware setup 选项选择您所使用的下载电缆,byteblasterII 或者 usbblaster。 点击 start 按钮进行下载,在下载的过程中板子上所有的灯会微亮,当进度条进行到 100%后程 序下载完毕,板上所有的灯会关闭,断电并拔掉下载电缆。 CPLD 端配置完毕

NANO LOGIC 通信 IP

FPGA 开发板端 IP CORE 使用说明
FPGA 端的程序以网表的形式提供给用户, 用户可以使用硬件描述语言或者原理图的 形式与自己的程序对接。 文件列表 IPcore 文件名称 用途 FPGA_TOP.bsf Symbol 模块 用于原理图的 FPGA 设计方法 FPGA_TOP.vqm 或 网表文件 程序的网表,FPGA_TOP.为顶层模块 FPGA_TOP.qxp FPGA_TOP 模块端口定义
FPGA_TOP reset mclk LED[15..0] SEG[23..0] SP lcd_e lcd_rw lcd_rs lcd_data[7..0] SPI_SC_S SPI_CLK_S SPI_DAT_S SPI_DAT_M SPI_CS_M SPI_CLK_M SW[5..0] PB[7..0]

inst

接口管脚定义
信号名称 reset mclk SPI_DAT_M SPI_CS_M SPI_CLK_M SPI_DAT_S, SPI_SC_S SPI_CLK_S LED 方向 输入 输入 输出 输出 输出 输入 输入 输入 输入 全局复位 全局时钟 SPI 主模式数据 SPI 主模式使能 SPI 主模式时钟 SPI 从模式数据 SPI 从模式使能 SPI 从模式时钟 16 位 led 数码管
(1)

作用 低电平复位 不低于 50MHz

备注

LED[0]=DD1→LED[15]=DD16 SEG[23:16]=UG1:A→DP

SEG

输入

2 个 4 位 7 端数码管

(1)

SEG[15:12]=UG1 右侧使能端→左侧使能 端 SEG[11:4]=UG1:A→DP SEG[3:0]=UG1 右侧使能端→左侧使能端

NANO LOGIC 通信 IP

SP lcd_e lcd_rw lcd_rs lcd_data SW PB

输入 输入 输入 输入 输入 输出 输出

蜂鸣器(1) 液晶屏使能(1)(2) 液晶屏写使能 液晶屏读使能
(1)(2) (1)(2) (1)(2)

高电平有效 如果不使用可以悬空 如果不使用可以悬空 如果不使用可以悬空 如果不使用可以悬空 信号 SW0=按键 SW1→ 信号 SW5=按键 SW6 信号 PB0=开关 PD1→信号 PB7=开关 PD8

液晶屏 8 位数据总线 6 位拨码开关 8 位按键

注释[1] 显示设备和蜂鸣器如果用户不需要使用其中一个或几个设备,可以在 IP 核端口上上悬空 注释[2]16x2 液晶模块只能用硬件描述语言控制,暂时不支持在 SOPC builder 中使用

接口形式与管脚定义
DGND JL1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

5V SPI_CLK_S SPI_DAT_S SPI_SC_S SPI_CLK_M SPI_DAT_M SPI_CS_M USB_TXD USB_RXD SPI_CLK_S SPI_DAT_S SPI_SC_S SPI_CLK_M SPI_DAT_M SPI_CS_M USB_TXD USB_RXD
SPI_CLK_S USB_TXD USB_RXD 5V

J1 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 SPI_DAT_S SPI_SC_S SPI_CLK_M SPI_DAT_M SPI_CS_M DGND

5V

CON DGND

【CON】
信号 SPI_DAT_S SPI_SC_S SPI_CLK_S SPI_CLK_M SPI_DAT_M SPI_CS_M Cpld 管脚 3 4 6 5 8 7 20pin 连接器 (J1)序号 2 4 5 6 8 10 连接器 信号名称 EGPIO0 EGPIO1 EGPIO2 EGPIO3 EGPIO5 EGPIO7

V3_CPLD

16pin 连接器 (JL1)序号 5 6 4 7 8 9

连接器 信号名称 LCD_RS LCD_RW LCD_E LCD0 LCD1 LCD2

备注 设备数据或用户自定义 设备使能或用户自定义 设备时钟或用户自定义 主机时钟或用户自定义 主机数据或用户自定义 主机使能或用户自定义

注[1]16pin 连接器适用于与 RC2-1C6 或 3S400 的液晶模块接口对接 注[2]20pin 接口适合与 NANO,RCIII,RED2,RED4 系列开发板的 40pin 连接器的 1~20 管脚 对接

NANO LOGIC 通信 IP

FPGA 开发板操作 NANO-LOGIC 实例
实例实现了使用 FPGA 开发板操作 NANO-LOGIC 开发板上面的设备的功能: LED[15:14]以 1Hz 的频率闪亮 LED[13:8] 和 SW 关联 LED[7:0] 和 PB 关联 16x2 液晶模块滚动显示 welcome redlogic world!字符 SP,蜂鸣器循环播放梁祝乐曲片段 7 段数码管显示 C.E.0.1.和 1.0.E.C. Verilog 语言引用 IP 核方法

原理图形式引用 IP 核方法

MCLK id SEG[11..0] mclk rst led_7s[11..0]

RST

INPUT VCC INPUT VCC

inst5 id SEG[23..12] mclk rst reset LED15..0] SEG[23..0] SEG[23..0] lcd_rs clk lcd_rw lcd_e lcd_rs lcd_data[7..0] SPI_SC_S SPI_CLK_S SPI_DAT_S lcd_rs lcd_rw lcd_rw Reset lcd_e data[7..0] stateout[10..0] inst2 lcd_rw lcd_rs lcd_e lcd_e SP LED[15..0] mclk SPI_CS_M SPI_CLK_M SW[5..0] PB[7..0] LED[13:8] LED[7..0] SPI_DAT_M led_7s[11..0] FPGA_TOP

OUTPUT OUTPUT OUTPUT

SPI_DAT_M SPI_CS_M SPI_CLK_M

inst4 lcd

div 16

clk

clk_16

rst

inst1

SPI_SC_S

SPI_CLK_S

NANO LOGIC 通信 IP

SPI_DAT_S

INPUT VCC INPUT VCC INPUT VCC

inst


相关文章:
Xilinx IP Core的使用
Xilinx IP Core使用_工学_高等教育_教育专区。IP...通信和网络、数字信号 处理、FPGA 特点和设计、数学...启动 Core Generato 有两种方法,一种是在 ISE 中...
Xilinx IP core之RAM用法指南
Xilinx IP core之RAM用法指南_信息与通信_工程科技_...1152bit,深度取决于所选择 FPGA 器件中 block 的...基于Xilinx IP开发流程... 3页 免费 使用xilinx...
FPGA开发板设计
FPGA开发板设计_信息与通信_工程科技_专业资料。FPGA...Logic), GAL (Gate Array Logic), PLD ( ...这个 FPGA 开发板适合大多逻辑器件开发 IP Core ...
使用Xilinx CORE Generator
_logic_VECTOR(7 downto 0); B: IN std_logic_...将 IP 核 加入工程有两种方法,一为在工程中新建 ...attribute fpga_dont_touch of core_name : component...
IP CORE FOR FPGA
(Configurable Logic Blocks) 可编程输入输出模块 IOB...IP CoreFPGA 评估板, 如 USB、MAC、IEEE1394...非常适合于通信、图像信号处理以及复杂应 用系统的...
FPGA FFT_IP核函数的使用说明
FPGA FFT_IP 核函数的使用说明基本性能特点: 一. 基本性能特点: (1) 采用基...(3) 在使用 FFT_IP_Core 的时候,必须指定“FFT MagaCore Function user ...
FPGA开发板
FPGA开发板_信息与通信_工程科技_专业资料。http:/...随套 件的光碟中,附带了该芯片的数据手册、驱动...并提供其 IP CORE 及设计。 ★ 5 个按键开关:...
在EDK中调用ISE的IP core的方法
在EDK 中调用 ISE 的 IP CORE方法 FPGA 设计组 在 EDK 中调用 ISE 的 IP CORE方法(仅供内部使用) 编写人: 编写时间: 当前版本: 王长友 2016 年 2...
利用Fdatool生成滤波器IP core参数
利用Fdatool生成滤波器IP core参数_计算机软件及应用_...FIR Megacore 是 Altera 针对其主流 FPGA 推出的...而其他的设计方法, 比如矩形系数更好的等纹波法则...
Altera提供的sdram+ip+core应用小节
Altera提供的sdram+ip+core应用小节_信息与通信_工程科技_专业资料。Altera提供的SDRAM控制器的使用方法总结Altera提供的sdram ip core应用小节 1.SDRAM是一种高速...
更多相关标签:
fpga开发板 | 黑金fpga开发板资料 | fpga开发板推荐 | xilinx fpga开发板 | fpga开发板原理图 | fpga黑金开发板 | fpga开发板资料 | dsp fpga 开发板 |