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ADC课程


Data?Converter Lecture?2 ADC/DAC?Structures ADC/DAC Structures
Li?Fule Li Fule Summer?2010

典型应用情况
? 一个典型SOC系统里可 个典型SOC系统里可 能包括多种AD/DA模 块 ? 高速AD/DA
– 高速数据通路 – Fl h P

i li SAR Flash,?Pipeline,?SAR – Current?Steering

? 辅助AD/DA 辅助 /
– 慢速测量与控制 – SAR,?Cyclic,?Sigma‐ Delta,?VCO+Counter Delta VCO+Counter – R2R

2

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time interleaved Time‐interleaved R2R?DAC Current‐Steering?DAC
3

Flash?ADC
可实现性能 3~8?bit xM ~ GS/ M ~?xGS/s

? 全并行操作,转换率最高 ? 单步转换 延时最小 单步转换,延时最小 ? 对与反馈控制很重要 ? 适合于低分辨率转换器 ? 面积、功耗、输入电容 ? 雷达系统——射频采样? ? 电路非理想因素限制精度 ? T/H?Buf ? ? No T/H,Scalable?with? technology,?but?clock?skew? ? 主要电路技术 ? 失调抵消、插值平均
EPKAN?ALPMAN,?A?7‐Bit?2.5GS/sec?Time‐Interleaved?C‐2C?SAR?ADC? For?60GHz?Multi‐Band?OFDM‐Based?Receivers.?PHD?Thesis
4

Flash?ADC

最简单,最高速 的A/D转换结构
4‐bit,?2Gsps?ADC Smic 0.18um?CMOS 测试到700Msps,性能良 好 (清华2008学生设计)
5

Flash?ADC Flash ADC

实现差分相减

一个‘bit‐slice’的结构,ADC由 2^n‐1个这样的结构并联而成

差分比较:先差分相减,然后判断极性
6

电容耦合方式
VR+ VTHP

VTHN VR‐

阈值由电阻 分压给出

阈值由电容 比例决定

7

比较器失调
Vcm Vip Vin Vcm A1 Vos1 Pre_amp V 1 P Vin Vcm Vip p Vin Vcm V Vcm Vcm Qp Vos2 Latch
输出失调电压存储

A1 Vos2 Latch

Qp Qn

Vos1 Pre_amp

比较器失调:Vos =?Vos1?+?Vos2/A1
Qp Vos2 Latch Qn
输入失调电压存储

Vip

比较器失调:Vos ~=?(Vos1+Vos2)/A1 比较器失调 ( 2)/
A1 Vos1 Pre_amp

Qn

比较器失调:Vos =?Vos2/A1

8

Averaging

R2/R1=1.3

Ref:?Kevin?Kattmann,?et,?al.?A?Technique?for? Reducing?Differential?Non‐Linearity?Errors?in?Flash? A/D?Converters.?ISSCC?91 A/D Converters ISSCC 91

在量程两端需要dummy?amplifier

9

Averaging g g

在量程两端须加 足够的dummy? comparators

Ref:?Michael?Choi,?et,?al.?A?6 b?1.3 Gsample/s?A/D?Converter?in? Ref: Michael Choi, et, al. A 6‐b 1.3‐Gsample/s A/D Converter in 0.35‐um?CMOS.?JSSC?Vol.36,?No.12,?Dec.?2001

10

Interpolating

降低功耗、输入电容 对offset有平均作用 中间的latch有R,?Cp延迟

11

电流内插
插值系数限制

Ref:?Sansen:?Analog? design?essential.?P2043‐ p2048
12

电容内插

? No?over‐range?comparators ? No?external?sample‐and‐hold
Christoph Sandner,?et.?al.?A?6bit,?1.2GSps?Low‐Power? Ch i t h S d t l A 6bit 1 2GS L P Flash‐ADC?in?0.13um?Digital?CMOS,?DATE05
13

电容内插

Christoph Sandner,?et.?al.?A?6bit,?1.2GSps?Low‐Power? Flash‐ADC?in?0.13um?Digital?CMOS,?DATE05
14

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time interleaved Time‐interleaved R2R?DAC Current‐Steering?DAC
15

Pipeline?ADC
? ? 对同一采样串行转换,对不同采样 pipeline并行操作 高精度高速结构,仍是12bit,?100MS/s 以上 ADC的首选结构 ? 宽带通信基站、雷达等高端系统 基于放大器的结构,在低电压工艺下 设计具有挑战性 具有 战性 电路非理想因素限制精度 数字校准技术、低功耗设计、宽带输 入、 IF应用等是研究热点 高性能ADC本身成为一个复杂的数模混 高性能 本身成为 个复杂的数模混 合SOC系统 ? 高性能片上时钟电路(PLL, DLL) ? 宽带高线性输入buffer LNA ? 片上滤波与均衡电路 ? 高精度基准与高速参考驱动 ? 宽带低功耗开关电容电路 ? 用于校准的DSP 可实现性能 ? 高速接口(LVDS, SERDES) 8~16?bit ? 通讯控制接口(SPI, I2C) 通讯控制接口(SPI,?I2C) ? 片上自测试电路 xM ~?xGS/s
×2n?1

基本 转换 结构

? ? ? ?

混频

中频 滤波

IF

ADC 混合信

DSP

VCO 射频电路

号电路

数字电路

典型商用芯片: ADI:?AD9230 TI:?ADS4149

16

Pipeline?ADC?Architecture

Vout =

C f + ∑ Ci
i =1

M

Cf

?Vi ?

∑C ?b
i =1 i

M

i

Cf

? Vref

×2n?1

17

电路设计问题
? 结构级设计与优化
– – – – – SHA?less? SHA less? Stage?resolution? Capacitor?size? Opamp spec? Calibration?or?not? 孔径误差 带宽功耗 匹配、噪声 线性、非线 性误差

Behavior? Behavior Model (MATLAB)

Monte‐Carlo? analysis

?

电路级设计与优化
– High performance building blocks High?performance??building?blocks – Clock,?Reference,?I/O 典型开关电 – 可编程可配置 容电路 – – – –

?

版图设计

Transistor?level? Transistor level Simulation (Spice,?Spectre)

PVT?Corner Trans.分析 Trans 分析 很重要

匹配设计 反复寄生提 寄生优化 单元整数比、共心、加 取与优化 电源规划、干扰的抑制与隔离 dummy 、差分规范、 差分规范 面积优化 关键点保护、衬底隔离、 寄生分析。。。

18

Pipeline?ADC:?向更高性能进军
? 应用需求驱动
– 新一代移动通信(3G LTE) 新 代移动通信(3G、LTE) – 雷达系统 – 视频监控 高速、高精度、低功耗实现 采用数字辅助技术 宽带化,欠采样 多模块集成(AFE) ISSCC’09:? ( ) 数字辅助设计 典型技术要求 ISSCC’10:? – 分辨率:>=12bit; 高性能转换 – 速度:>=80MSps – 输入带宽:>100MHz – 支持欠采样 – – – –
19

TD‐SCDMA?BaseStation: 12bit,?80MSps,? SFDR=100dBc@200MHz TD?LTE?BaseStation: 12bit,?250MSps,?SFDR=82dBc@70MHz

? 高性能数据转换技术发展趋势

中频数字化

?

高性能转换的挑战性
难点、关键点 低抖动时钟 解决方案 研究点 低噪声放大整形、占空比稳定、高性能低功耗 DLL, DLL PLL DLL去偏移、片上PLL倍频 DLL去偏移 片上PLL倍频

宽带、高精度采 RCR滤波、定制I/O、自举开关、 开关优化;输入电容优 样 输入Buffer(BiCMOS?) 化;非线性效应抑制; 高精度片上参考 高稳定、低1/f?Noise的 及驱动 Bandgap,高速高效Buffer电路 高速、高精度转 Pipeline结构、Current‐Steering 高速 高精度转 Pipeline结构 Current‐Steering 换 结构、数字校准 低功耗设计 SHA‐less,?Scaling?down技术; opa‐sharing;算法优化 h i 算法优化 低功耗高速Buffer; 降低buffer要求的结构 数字校准计算量和收敛 速度优化;新方法 孔径误差抑制技术; 算法优化 片上自测试 版图布图技术

高性能转换器测 标准高速接口,集成片上测试 试 电路 抗工艺涨落效应 合理的版图布局 设计裕度 数模混合集成多 合理的电源规划与版图隔离 合理的电源规划与版图隔离, 模块集成 Deep?Nwell隔离

20

例:高性能ADC实施方案
? Pipeline结构 ? SHA l 和 li d SHA‐less和scaling?down ? 数字校准 ? 低抖动采样时钟 时钟 低抖动采样时钟、时钟 占空比稳定、时钟同步 电路 ? 片上基准、参考电压电 路和高速参考buffer ? 采用 采用0.18um?CMOS工艺 工艺
0.18um,?1.8V仍是 , 仍是 速度、动态范围、 成本的最佳结合 点

Pipeline?A/D? Core

21

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time interleaved Time‐interleaved R2R?DAC Current‐Steering?DAC
22

SAR?ADC?Principle SAR ADC Principle
? ? ? ? ? ? 以D/A来实现A/D,?逐次逼近 需要N次D/A和比较实现1次N位A/D 转换 精度主要由DAC决定 无运放,低电压、低功耗 深亚微米CMOS工艺下很有发展潜 深亚微米 艺下很有发展潜 力的结构 超低功耗,高速转换是研究热点
– 异步时序控制

Time‐interleaved

可实现性能 8~16?bit xk ~?x00M?S/s
9‐b,?50MS/s,?65fJ/conv. 9‐b,?40MS/s,?54fJ/conv. 0 b, 0MS/s, fJ/conv. 10‐b,?10MS/s,?11fJ/conv. No?Time‐interleaved!?
23

DAC?topologies
电压型 电压改 进型

二进制电流型

电流型 R2R

阻容混合型

匹配好;低功耗

电荷型
24

电荷型DAC

关键点

特点: 集成T/H电路 与输入相连的开关较多 输入电容较大 采用分段结构可减少电 容数目 电容大小是精度与面积 功耗的权衡,可通过 mento‐carlo仿真确定 高位电容可采用DEM技 术进一步提高精度 对高精度转换,输入开 关Ron线性须保证 bootstrap 高位电容可采用单元温 度码控制,以减小输入端 毛刺,避免电荷泄漏;以 毛刺 避免电荷泄漏 以 及确保单调性 版图关键点: DAC?output DAC t t
25

寄 寄生电容问题 容问题
在①和②点分别输入幅度 VR的阶跃,其对DAC输出 VR的阶跃 其对DAC输出 Vo的改变量分别为:
2L + ΔVO1 =
M L

C p2 Cu
M

2 ? 2 ?1 + 2 + 1 ?

(

)

C p2 Cu

? VR

考虑版图设计,跨接电容可取单位电容 值,这只带来1LSB的增益偏差 值 这只带来1LSB的增益偏差 分段结构与原二进制结构的INL是一样的 Cp1不会带来非线性问题; Cp2可能导致LSB段的增益误差,带来非 C 2可能导致LSB段的增益误差 带来非 线性问题 LSB段位数L小,则寄生电容影响小 可考虑优化电容顶板寄生电容 寄 MOM电容画法

ΔVO 2 =

2 L ?1 2M ? 2L ? 1 + 2M + 1 ?

(

)

C p2 Cu

? VR

C p2 1 ΔVO1 ge = ?1 = ? Cu 2 L 2ΔVO 2

C p1 = αCu + β 2 M Cu
C p 2 = β Cu + β 2 L ? 1 Cu = β 2 L C u

(

)

ge = β
26

电容失配校准
Principle l

Offset Meas. Meas

linearity Meas. Meas Ref:?Y.?Kuramochi,?et,?al.?A?0.05‐mm2?110‐uW? 10 b?Self Calibrating?Successive?Approximation? 10‐b Self‐Calibrating Successive Approximation ADC?Core?in?0.18‐um?CMOS,?ASSC?2007
27

Calibration?Mode Calibration Mode

校准
校准带来电容缩小

Conversion?Mode Conversion Mode

Ref:?Y.?Kuramochi,?ASSC?2007
28

Requirements?On?Comparator?
amp 1 amp 2 amp 3 amp 4

? ? ? ? ?

High?Speed

影 体线性度 但考虑到 – Latch尺寸小,但导致offset分布扩大 Offset不影响总体线性度,但考虑到 转换精度,以及latch迟滞效应、噪声 – 前置放大器的带宽 和分辨力,其前置放大器增益需足够 Low?offset – 前置放大器的增益 放大器级数要根据延时、增益、功耗来权衡选择 – Offset?Cancellation

Low?Noise
– 主要是第 级放大器amp1(1/f,?thermal?noise) 主要是第一级放大器amp1(1/f, thermal noise)

Low?kickback?noise
– Latch设计要合理(for?example:?Cascode,?cap?at?input) – 时序设计控制(especially?at?latch?on‐to‐off) 时序设计控制( p y )

Ref:?JOEY? DOERNBERG,? DOERNBERG JSSC?1989

Low?Power
– 比较器是构成SAR?ADC功耗的主要单元
29

Comparator?offset?calibration
利用电容存储和抵消offset, 利用电容存储和抵消offset 是最常用的办法
Ref:?Y.?Kuramochi,?ASSC?2007

在preamp输出加入电流可以 在 输出加入电流可以 矫正offset,但同时引入寄生, 会降低速度; 冗余设计也是提高yield的办法 余 也 提高 的办法
Ref:?S.?Park,?et,?al.?A?4GS/s?4b?flash?ADC? in?0.18um?CMOS.?ISSCC?2006

通过衬偏效应来调整输入 管VT,以此来校准offset
Ref:Alpman,?Erkan.??A?7‐BIT?2.5GS/sec?TIME‐INTERLEAVED? C‐2C?SAR?ADC?FOR?60GHz?MULTI‐BAND?OFDM‐BASED? 30 RECEIVERS.?PHD?Thesis

电容失配
ΔC = 2 N σ (Cu )
2 N σ (Cu ) ΔC 1 σ (Cu ) = = ? N N 2 Cu C Cu 2
输出对各电容 失配敏感度

对于分段结构:

ΔCM 1 σ (Cu ) = ? M CM Cu 2
2 ΔCM 2 N ?2 σ (Cu ) ΔVT = 0.25 ?VR ? = ? LSB M ?1 CM Cu 2

Ref:?JAMES?L.?McCREARY,?et,?al.?ALL‐MOS? Charge?Redistribution?Analog‐to‐Digital? Conversion?Techniques?I.?JSSC?1975

显然,MSB段可采用温度码控制来降低DNL 对于INL,MSB段采用温度码与否都一样 对于匹配与INL Yield的关系实际上与Current‐ steering?DAC的分析是一样的 的分析是 样的

代表DNL

σ (Cu )
Cu

=

1 2α 2 N

例如:α~=6.2e‐4? for? f INL_yield=90%
31

电容取值

根据工艺厂商 提供的数据设 定容值和失配

10u*10u:?0.11%

调整 容值

系统级模型 Mento‐Carlo分析
N 满足要求?

若由噪声决定:

10u*10u的分析结果

满足12bit要求
32

Asynchronous?SAR?ADC
同步采样,异步转换 控制电路需要的脉冲由电路自动产生 好处:假设10bit?100MSPS,则对于 同步SAR时钟频率至少1G

比较器时间:

当N比较大时,有: 当N比较大时 有

? Tasync ? ? ? ≈1 ?T ? ? sync ? max 2

? Tasync ? ? ? ≈1 ?T ? ? sync ? min 2

Ref:?Shuo‐Wei?Michael?Chen,?et,?al.?A?6‐bit?600‐MS/s?5.3‐mW? 33 Asynchronous?ADC?in?0.13‐um?CMOS.?JSSC?2006

异步 SAR
? 异步时序
– 比较器比较结束后能自动触发电荷重分配 – 电荷重分配结束后自动触发下一次比较

? 下面给出 个4bit的设计例子 下面给出一个4bit的设计例子
– 异步逻辑由一个时钟沿触发 – 异步控制逻辑自动产生后续的所有脉冲

34

4‐bit设计例子
? SAR结构
– 电荷重分布 型DAC

AN ND

异步逻辑由 个时钟沿触发 异步逻辑由一个时钟沿触发 异步控制逻辑自动产生后续的所有脉冲
35

AND

AND

AN ND

? 1个动态比 个动态比 较器 ? 异步控制逻 辑

N

P

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time interleaved Time‐interleaved R2R?DAC Current‐Steering?DAC
36

Sigma‐Delta?Modulator Sigma Delta Modulator
? ? ? ? Principle Architecture Circuit?non‐idealities Sigma‐Delta?Converter
– Example: Audio DAC Design Example:?Audio?DAC?Design

37

Principle

Y (z ) =

H (z ) 1 X (z ) + Q( z ) 1 + H (z ) 1 + H (z )

S NR max

3π M 2 L +1 = 10 log10 [ ? ( 2 L + 1) ? ( ) ] 2 π

Oversampling Noise shaping Noise‐shaping Low?pass?filtering 三部曲?

For?High?SNR High?order Single?loop MASH Multi?bit

38

Sigma‐Delta?Modulator Sigma Delta Modulator
? ? ? ? Principle Architecture Circuit?non‐idealities Sigma‐Delta?Converter
– Example: Audio DAC Design Example:?Audio?DAC?Design

39

Architectures?for?high?SNR Architectures for high SNR
? Low?order,?single?loop,?single?bit
– 高过采样率,稳定,简单

? High?order,?single?loop,?single?bit
– 稳定性问题 输入信号幅度受限 稳定性问题,输入信号幅度受限

? MASH
– 稳定,对匹配要求高

? Multi bit Multi?bit
– D/A线性问题,可校准或DEM
40

Single‐loop,?single?bit g p, g
1阶调制器,patterns?in? Y ( z ) = z ?1 X (z ) + 1 ? z ?1 E (z ) spectrum,不用在 第一级

(

)

2阶调制器

Y ( z ) = z ? 2 X ( z ) + 1 ? z ?1 E (z )
2

(

)

2阶、3阶用得比较 多 阶对稳定性 多,4阶对稳定性要 仔细考虑,建议用 MASH结构来实现

3阶调制器

Y (z ) = z X (z ) + 1 ? z
?3

(

?1 3

) E (z )

第一个积分器是最重 要的,后续积分器误 差可被noise?shaping

4阶调制器 阶调制器

Y ( z ) = z ? 4 X ( z ) + (1 ? z ?1 ) E (z )
4
41

SNR?vs.?OSR SNR vs OSR
高阶可用MASH结构 考虑电容匹配问题

窄带应用可考虑用低 阶结构,采用高的OSR

Ref:?Sansen.?Analog?design?essential,?chapter?21

42

MASH?(2‐1‐1)
第一积分器是最重要的,后续 积分器误差可被noise?shaping

(z ) = z ?4 ? X (z ) + (1 ? z Y

?1 4

) ? E (z )
3

c1 ? c2

请推导传输函数, 并分析电容失配效应?
43

Multi‐bit?vs.?single‐bit Multi bit vs single bit

Ref:?Sansen.?Analog?design?essential,?chapter?21

44

Full feedforward Full‐feedforward architecture

Ref:?Sansen.?Analog?design?essential,?chapter?21
45

4th‐Order?single‐bit?1?MS/s?sigma‐delta?Modulator

Ref:?Sansen.?Analog?design?essential,?chapter?21
46

Performance?Comparison Performance Comparison

Ref:?Sansen.?Analog?design?essential,?chapter?21

47

Output?Swing?of?Integrators Output Swing of Integrators

Ref:?Sansen.?Analog?design?essential,?chapter?21

48

Sigma‐Delta?Modulator Sigma Delta Modulator
? ? ? ? Principle Architecture Circuit?non‐idealities Sigma‐Delta?Converter
– Example: Audio DAC Design Example:?Audio?DAC?Design

49

Circuit?non‐idealities
? ? ? ? ? ? ? ? Sampling?clock?jitter Switch?thermal?noise Switch thermal noise Nonlinear?switch?Ron Opamp noise p p Opamp finite?gain Opamp nonlinearity Opamp BW?&?SR Comparator?offset?&?hysteresis

g1?=?Cs/Cf g / g1’?=?CsR/Cf
第一积分器是最重要的,后续积分器误差可被noise?shaping 第 积分器是最重要的 后续积分器误差可被 i h i
50

Opamp finite?gain p p g
理想传输函数
z ?1 H (z ) = 1 ? z ?1

(理想积分器)

Y (z ) = z ? 2 X (z ) + 1 ? z ?1 E (z )
2

(

)

实际传输函数

g1 z ?1 H (z ) = 1 ? (1 ? μ )z ?1
?2

μ≈
?1

Incomplete?Charge?Transfer 1 (有损积分器) AV
?2 2

Y (z ) ≈ z X (z ) + 1 ? z + μz

(

) E (z )

结论:对有限增益效应不敏感 结论 对有限增益效应不敏感 不完全建立也会导致电荷不完全 转移 线性增益误差,不敏感 非线性建 非线性建立,带来谐波失真 带来谐波失真 Solution:??提高SR
51

Opamp settling

No?SR?limited: With?SR?limited: 线性建立,no?SR?limited, 建立误差可假设为白噪声 若SR?limited,则可能会引 入与输入相关的增益误差, 表现为失真,主要是HD3,? HD5
F.?Medeiro,?et,?al.?Modeling?Opamp Induced?Harmonic?Distortion?for?Switched F Medeiro et al Modeling Opamp –Induced Harmonic Distortion for Switched‐ Capacitor?Σ‐Δ Modulator?Design.?ISCAS?94.
52

Opamp settling

线性建立,no?SR?limited, 建 建立误差可假设为白噪声 假设为 噪声 足够的SR 可采用Class?AB放大器
53

Opamp nonlinearity

A2 = A3 =
全差分结构:β1?<<?1 例:A0?=?1000,?β2?=?10%,?resolution?=?? 运放设计 :提高增益A0;输出rail‐to‐rail

2 β1 A0 2 β2 A0

g12 A2 g13 A3

54

Other?nonlinearities Other nonlinearities
? 电容电压系数
– – – – C(v)?~=?C0(1+kv*v)?????kv<<1??for?MIM,?MOM,?PIP HD2?~=?(1/2)kv*A??for?single‐end?circuitry HD2?~=?0?for?fully‐differential?circuitry MOS?CAP不适合于做高精度工作电容

? 采样开关非线性Ron
– 与输入电压相关的导通电阻,带来与输入相关的电 荷注入误差 – 即使低频输入也存在 – Solution:?bootstrapped?sampling?switch
55

The?rest?non idealities The rest non‐idealities
? Comparator?offset?&?hysteresis
– Offset可被积分器DC GAIN抑制 Offset可被积分器DC?GAIN抑制 – Hysteresis:

? Sampling clock jitter Sampling?clock?jitter
– 增加噪声基底

? Switch?thermal?noise
– 增加噪声基底

? Opamp thermal?noise

kT Psw = MCS

Vn2 – 增加噪声基底 Pop = Mg12 – Vn为积分器输出相输出噪声 – 可采用 AZ?&?CDS AZ & CDS

考虑第一个积 分器; 分器 都可被过采样 系数抑制

56

Sigma‐Delta?Modulator Sigma Delta Modulator
? ? ? ? Principle Architecture Circuit?non‐idealities Sigma‐Delta?Converter
– Example: Audio DAC Design Example:?Audio?DAC?Design

57

Sigma Delta?Converter Sigma‐Delta Converter
Antialiasing filter

Modulator xs

Decimator y
2

x
/2

xf

S/H

+

H(z)
D/A

yf

yn

oversampling

Noise shaping

Low-pass filtering

Sigma‐Delta?ADC Sigma‐Delta ADC

Sigma‐Delta?DAC 练习:画出各节点功率谱示意图 练习 画出各节点功率谱示意图
58

Example:?Audio?DAC Example: Audio DAC
1 2 3 4 5 6

指标: 分辨率:16‐bit 带宽:20kHz 应用 :音频领域 注意各模块传输 特性与各点频谱

7

Class?D? Driver
59

插值滤波器
数据流特点:速率低,滤波要求高 速率高,滤波要求低

1)第一半带滤波器:123阶FIR 2)第二半带滤波器:27阶FIR 3)3阶CIC滤波器
在2n*pi/D处(D为内插系数)为零点

150 100 50 0 -50 0 0.2 0.4 0.6 0.8 Normalized Frequency ( rad/sample) 1

2fs

+
1 18 1-z-1 4fs 4fs 18 1 18 1-z-1 4fs

Z-1
23

1 18 1-z-1 4fs

32

18
128fs

1 1-z-1

18
128fs

1 1-z-1

23
128fs

1 1-z-1

28
128fs

16 16 MSB 128fs

60

各节点频谱
0 -50 -100 -150 -200 -250 0 0.2 0.4

0

1

-50

2

-100

-150

0.6

0.8

fs/2 1

-200

0

0.2

0.4

0.6

0.8

1

fs

0

0

输入为单 频信号时 的各节点 输出频谱

-50 -100

4

-50 -100 -150

3

-150 -200 -250

-200 -250

0

0.2

0.4

0.6

0.8

1

2fs

-300

0

0.2

0.4

0.6

0.8

1

fs

0 -50 -100 -150 -200 -250

0

5

-50 -100 -150 150 -200

6

0

0.2

0.4

0.6

0.8

1

2fs

-250

0

0.2

0.4

0.6

0.8

1

64fs

0 -50 -100 -150 0 0.02 0.04 0.06 0.08

0

7

-50 -100 -150 150 -200

6

x64fs

-250 0 0.02 0.04 0.06

61 x64fs

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time‐interleaved R2R?DAC Current‐Steering?DAC
62

Time‐interleaved
? ? ? ? ? 多路时间交织实现高速转换 通道ADC可采用Flash,?SAR,?Pipeline等 通道间失配导致性能下降 gm GBW0 = Clock?skew带来非均匀采样问题 2π (C L + Cn ) – 可采用同一输入SHA Mg m 需要校准 GBW = < M ? GBW0 2π (C L + MCn )

GBWmax ≈

gm Cn

单通道ADC的速度 功耗关系

Time‐Interleaved在实现高速时较单 通道在功耗上有优势,且可实现单 通道在功耗上有优势 且可实现单 通道所达不到的速度
63

Non idealities Non‐idealities

Distortion?at?these?frequencies Ref:?J.?Elbornsson,?et,?al.?Blind?Adaptive?Equalization?of?Mismatch?Errors?in?a? R f J Elb t l Bli d Ad ti E li ti f Mi t hE i Time‐Interleaved?A/D?Converter?System.?TCAS?I,?2004

Deterministic?mismatches?among?ADCs

64

ADC?IP Example p
From SHA or SHAI 2.5 Bit Stage 1 1.5 Bit Stage 2 1.5 Bit Stage 3

…… ……

1.5 Bit Stage 9

2 Bit Flash ADC

? ? ? ? ? ? ? ?

双路交织结构实现200Msps转换速度 用双路共用一个SHA解决clock?skew和 bandwidth?mismatch Offset、Gain?mismatch通过数字校准 来解决 支持I/Q双路转换 A/D转换核心采用Pipeline结构 可配置的精度/速度 从前级到后级采用缩减(scaling?down) 技术来优化功耗 片上集成基准源、参考电压电路和低 抖动的时钟发生电路

SHAI Vip Vin SHA SHAQ

A A

Digit tal calibra ation

D D

12 bit 100MSPS

Dout

Opa Bias

Time Interleaved ADC

CLK

PLL

Clock generator

65

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time interleaved Time‐interleaved R2R?DAC Current‐Steering?DAC
66

R2R?DAC

电阻多、开关多

电阻多,有glitch

可实现>10bit 的低速DAC
与传统二进制电阻 阵列相比,阻值分 散小,总体面积小

问题:实际实现时需要 两个参考电压;且运放 也需要驱动阻性负载

此为>0的直流电压, 此为 0的直流电压 否则VOUT<0
67

反转结构R2R?DAC 反转结构R2R DAC
优点: 只需一个参考电压; 当负载为容性负载时,运放也只需驱 动容性负载 缺点:运放需要rail‐to‐rail设计

68

设计要点
电阻: 注意电阻之间的匹配设计; 电阻大小确定速度,例:R 5k,?N 12bit,?fs 40kHz 电阻大小确定速度,例:R=5k N=12bit fs=40kHz 电阻增大,开关更易设计,但影响速度 考虑串联dummy开关 开关: 理论上电阻从高位到低位应 保持倍增关系 为减小开关尺寸,可考虑在 图中横向的R电阻上串联 y开关 dummy开关 加上导通电阻后,尽量保持 原有电阻比例关系 尽量减小开关导通电阻与R的 比值 69

Lecture?2 ADC/DAC?Structures
? ? ? ? ? ? ? Flash?ADC Pipeline?ADC Pipeline ADC SAR?ADC Sigma‐Delta?Modulator Time interleaved Time‐interleaved R2R?DAC Current‐Steering?DAC
70

Current‐Steering?DAC
? ? ? ? 通过电流相加,输出为电流,实现高 速操作 无需输出模拟Buffer,外部接电阻即可 无需输出模拟B ff 外部接电阻即可 得到电压信号 版图布图技术、宽带输出、 IF?DDS应用、 低功耗设计 等是研究热点 高性能DAC本身成为一个复杂的数模混 合SOC系统 ? 高性能片上时钟电路(PLL) ? 高精度基准 ? 宽带低功耗开关电容电路 ? 数字控制与校准 ? 数字信号处理(补偿 插值滤波) 数字信号处理(补偿、插值滤波) ? 高速接口(LVDS, SERDES) ? 通讯控制接口(SPI,?I2C) ? 片上自测试电路 典型指标 : 14bit,?2GS/s,?60dBc@500MHz 14bit 2GS/s 60dBc@500MHz 商用芯片:AD9739

高速结构 8~16?bit xM ~?xGS/s

71

Principle p
ILSB ILSB ILSB ILSB ILSB

二进制电流舵DAC原理
二进制:在高位切换时有较 大glitch,和大的DNL,可能 大 lit h 和大的DNL 可能 存在单调性问题 一元结构:DNL,?glitch小, 确保单调性,单元件数太多, 确保单调性 单元件数太多 布线复杂 解决方法:分段式

一元电流舵DAC原理

72

Segmented?architecture
B?LSBs?&?N‐B?MSBs Segmented:

σ (ΔI ) = 2 B +1 ? 1 ? σ (I )
DNL = 2
B +1

?1 ?

σ (I )
I
LSB

INL与B无关

可建表供查询

均衡两种结构优缺点, 通常采用分段式结构
73

Current?Steering?DAC g
电流单元匹配性取决于: 随机失配:W,?L,?VGS‐VT 系统失配:版图布图 系统失配 版图布图

分段式电流舵DAC框图

设计参数: W,L,VGS‐VT

排列方式
74

设计过程
确定分段结构 N,?B 随 机 失 配 由N,INL<0.5LSB 的Yield,求σ(1)/I

系统失配

设计VGS‐VT 求W,?L 求W L

Hierarchical?Symmetrical Q^2‐Ramdom?Walk Ramdom Walk

版图设计

随机失配通过元件参数来控制 系统失配通过合理的版图布局来抑制
75

END

76


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