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21组简易数字存储示波器-


简易数字存储示波器
参赛队员: 胡思铖、陈涛、涂雅菲

摘要: 本系统以 89S52 单片机和逻辑可编程器件为核心, 利用了数据采样和存储 原理以及模拟示波器 X-Y 方式显示波形的原理,使用过零比较器、程控放大器、 A/D、D/A 转换器等器件,通过单片机和 FPGA 协同控制的采样存储数据作为示波 器的 Y 轴信号,以由 FPGA 控制产生且部分

参量受单片机控制的与 Y 轴数据输出 同步的锯齿波为 X 轴信号。垂直、水平分辨率、扫描速度、垂直灵敏度均可调, 达到了在 DC~100KHz 范围内无明显失真地显示波形。可对两路信号通过单次或 连续触发方式以适当周期和幅值分别或同屏显示。 同时完成两路波形的频率和峰 值测量。系统可通过旋钮或键盘控制实现对两路波形的左右移动,伸缩和缩放。 还可实现两根光标的显示和调节,其间部分波形可伸缩,并由旋钮调节中间部分 的高亮或单独显示。 关键字:数据采样、数据存储、触发、X-Y 显示方式、光标

一、 方案论证与选择 1. 题目任务要求及相关指标的分析 制作一台用普通示波器显示被测波形的简易数字存储示波器, 示意图如图 1-1:

图 1-1 简易数字存储示波器结构示意图

基本要求: (1) 要求具有单次触发存储显示方式。 (2) 要求仪器输入阻抗大于 100kΩ ,垂直分辨率为 32 级/div,水平分辨率为 20 点/div。 (3) 要求设置 0.2s/div、 0.2ms/div、 20μ s/div 三档扫描速度, 0.1V/div、 和 1V/div 二档垂直灵敏度,仪器的在频率范围 DC~50kHz 内观测波形无明 显失真,误差≤5%。 (4) 触发电路采用内触发方式,要求上升沿触发、触发电平可调。 发挥部分: (1) 增加连续触发存储显示方式。 (2) 增加双踪示波功能,能同时显示两路被测信号波形。 (3) 增加水平移动扩展显示功能,要求存储深度增加一倍,并且能通过操作 “移动” 键显示被存储信号波形的任一部分。 (4) 垂直灵敏度增加 0.01V/div 档,以提高仪器的垂直灵敏度,并尽力减小输
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入短路时的输出噪声电压。
(5) 其它。

2. 方案比较和选择 该部分内容主要论述系统的总体设计方案和各个重要单元部分的实现方案。 (1) 采样方式 方案一:直接采样。即不经过 FPGA 的处理就直接送入 D/A 显示波形。该方 案输出的信号对于低频和直流信号可以直接读取 A/D 转换器的数据并存入 RAM, 然后直接送显。 方案二:同步控制采样。通过控制分频器来控制 A/D 转换器的采样。对于高 频信号可以采用此种方法并且精确度较高,且在低频条件下触发频率较慢,会使 示波器刷新频率很慢,影响实时显示。 由于设计要求能够测量 DC~50KHz 的信号,本实验采用两种方案相结合的方 法,基于对频率的测量,控制两种方案的选择,低频和直流信号选择方案一,高 频信号选择方案二。 (2) 频率测量方式 方案一:等精度测量法。在预定的闸门时间 T0 内,分别用计数器 1 和计数 器 2 同时对被测信号 fx 和基准信号 f0 进行计数,设所得值为 Nx 和 N0,则被测 信号的频率为:fx=(Nx/N0)*f0; 方案二:测周法。即以待测信号为门限,用计数器记录在此门限内的高频标 准时钟脉冲数,从而确定待测信号的频率。适用于中低频信号的测量。 方案三:直接测频法。即以信号在标准秒脉冲一周期中通过电压零点次数的 一半作为该信号的频率。 由于方案三实现方法简单,而且精度能够精确到 Hz,达到实验要求,故采用 方案三。 (3) 双踪波形存储和读取方式 方案一:顺序方式存储。即无论是存储两路波形还是一路波形,采集的数据 全部以顺序的地址方式存储入 FPGA 中 2K 的 RAM 中。 在这种方案中无论在什么情 况下都充分利用了 RAM 的存储空间。 方案二:奇偶地址存储。即无论怎样的显示方式,都将通道 1 的数据存在偶 地址单元中,将通道 2 的数据存在奇地址单元中。在这种方案中一路波形固定使 用 1K 的存储空间,只要求显示一路波形时有一半的存储空间空闲。该方案对地 址的控制较为简便,即通过一个信号控制 RAM 的基地址,0 时为偶地址,1 时为 奇地址。 结合以上分析,方案二不需要 FPGA 判断,只需单片机对某一端口控制即可。 我们选用方案二。 (4) 触发方式 方案一:采用外部硬件电路触发。其核心器件为比较器,当信号大于所设比 较触发电平时,即产生一次触发。但专用 IC 比较器在低频段上升沿有较大毛刺, 使触发很不稳,导致波形的晃动。 方案二:采用内部软件触发,通过软件设置触发电平,软件设置的施密特触 发器参数容易修改,可以很好的抑制比较器产生的毛刺。当所采样值大于该触发 电平时,产生一次触发。 由于方案二可排除硬件毛刺产生的干扰,触发和波形较稳定,且易实现触发 电压的调整,故采用方案二。
2

(5) 电压峰-峰值判断方式 方案一:软件计算。将数据存入 FPGA 内部的 RAM 后,直接通过存入内部的 最大值和最小值的差值计算出输入波形的峰-峰值。该方式需要在 FPGA 内部编 写一块用于峰值计算的模块。 方案二: 峰值检波。 利用硬件实现峰值判断。利用峰值检波电路后由 MAX197 分别读取波形的峰值和谷值,再使用单片机计算出峰-峰值后直接送显。 方案一减少了硬件电路,但是由于已有成熟的峰值检波模块且利用方案二在 计算出峰-峰值后单片机可直接送显,减少了单片机和 FPGA 的通信。故选用方 案二。 (6) 光标显示方式 由于示波器 X-Y 显示模式是由锯齿波和 D/A 的数据结合产生波形的。故显示 光标时即在锯齿波在某一恒定数值时产生 0 至 255 的累加。 这需要在该累加过程 中将锯齿波延时,让该 256 次累加在延时过程中完成,在示波器上显示的效果即 为一根竖线。 (7) 波形水平伸缩方法 方案一:控制采样速率。利用对采样速率的控制,使显示的波形周期减少或 增加,从而增加或减少每周期中波形的点数来实现波形伸缩。 方案二:改变横轴扫描锯齿波信号的斜率。利用对锯齿波 D/A 转换器参考电 压的控制,在拉伸部分显示时间内使参考电压减小或增大来实现此部分的伸缩。 由于方案二能实现波形任意部分的伸缩,且可方便地与光标配合操作。控制 简单且功能灵活,故选用方案二。 (8) 水平和垂直移动的调节方式 A)水平移动 方案一:由 FPGA 内地址累加器的输出控制数模转换器不断地输出锯齿波。 在后级加一个加法器,调节可调变位器 R 的阻值,可以实现对锯齿波波形的直流 电平叠加,从而达到调节显示器上波形左右位置的平移功能。 方案二:通过对双口 RAM(1k)读出数据的起始地址的偏移控制来控制波形 的左右移动。其具体方法是:将可调变位器 R 上的电平通过模数转换器化为数字 信号传给 FPGA,作为输出波形的起始地址。 方案二实现左右平移,电路简单,效果明显。而方案一中一屏的波形通过这 样平移,必然会将一部分波形移动到示波器屏幕以外,同时将示波器的另一边变 成空白。这样不符合实际数字示波器的功能要求。故我们选用方案二。 B)垂直移动 方案一:控制 RAM 中的存储值。在 FPGA 中 RAM 存储的数据全部加上一个固 定的数,该值的变化反应到 D/A 输出情况下即为波形的抬高。该方案需对固定数 值进行计算,增加了 FPGA 和单片机的通信和软件的工作量。 方案二:控制 D/A 转换器的参考电压。利用可调变位器的调节对 D/A 转换器 的参考电压进行控制,从而达到波形垂直移动的效果。该方案无须通过软件的计 算操作,直接通过硬件完成,基本可实现无极调节且实现简单。 由于方案二灵活性较高,并且减少了单片机和 FPGA 的通信,硬件实现方法 简单可靠,故选择方案二。 二、 系统总体设计方案及实现方框图 1、系统总体设计方案:本系统以 FPGA 和单片机为核心,来实现对模拟信号的采 集和显示。FPGA 则主要用于对高速 AD 进行控制和对外部信号的频率进行测量,
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并实现对波形的实时显示;单片机则主要用于显示和对信号和幅度进行测量,利 用对 FPGA 的控制字实现对 FPGA 的各种控制。 2、系统方框图 该系统方框图如图 2-2 所示
前级 模拟 信号 处理 TLC5510 采样 比较器 MAX197 采样 峰 值 检 波 D/A 波形显示

FPGA
显示

键盘

MCU

图 2-2 系统方框图

三、 理论分析与计算 1. 采样速率 采样速率由 FPGA 的分频器控制,而分频器的分频数由单片机通过对输入信 号频率的计算得到。即当要求每周期显示 20 个点时,分频器所需输出频率为 f*20,当 Auto 显示时,我们采用默认的 90 个点,即分频器输出频率为 f*90; 为了使低频信号波形显示较为平滑,以每周期 100 点采样,此时分频器输出频率 为 f*100。 2. 幅度程控 为使波形显示美观,不至于过大或过小,也为使峰峰值测量较为精确,我们 设置了程控放大器放大倍数的自我调整。在系统初始化时,默认以无放大衰减状 态采样,计算出峰峰值后通过所得值选定所需的放大倍数,从而控制 CD4051 的 控制字。由于有时需显示两路波形,故我们选择输出峰峰值在 1~2V 之间,据此 划分的各区间为: 0<=vpp <0.08 0.08<=vpp <0.15 0.15<=vpp <0.4 0.4<=vpp <1 放大 25 倍 放大 9 倍 放大 5 倍 放大 2 倍 1.0<=vpp <2.0 2.0<=vpp <4.0 4.0<=vpp <8.0 8.0<=vpp <10.0 无放大衰减 衰减 2 倍 衰减 4 倍 衰减 5 倍 四、 主要功能电路及 FPGA 的设计 (一) 、主要模块电路设计 1、 数据采集模块

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VCC 5V

R15 A1 50% 0 V 1 V U2A

Key = A 1k ?

R12 R5 1k ? 1k ? R4 1k ? R2 1k ? U1 VIN

A2 D0 D1 VREFP VREFN SOC OE D2 D3 D4 D5 D6 D7 R8 1k ? R14 1k ? EOC ADC TLC5510

7404N

GND

图 4-1-1 数据采集模块电路图

2、 测频信号前级处理电路
Key = A 1kOhm VCC 5V u1 R3 lf356 1kOhm R1 620kOhm R2 1kOhm lf356 R8 U3 50% C1 R4 1uF 1kOhm R5 GND 1kOhm U4 lf356 Key = A 1kOhm R6 R7 1kOhm U2 50% lm311

图 4-1-2 测频信号前级处理电路图

3、 D/A 波形显示:
VCC 5V

R14 Key = A 1k ?

R1

Key = A 1k ?

50%

50%

D0 D1 D2 D3 D4 D5 D6 D7 VDAC VDAC DAC0800 A1

R2 1k ? R9 1k ? R3 1k ?

U1

R7 1k ?

R20

Key = A 1k ?

R15

Key = A 1k ?

50%

50%

D0 D1 D2 D3 D4 D5 D6 D7 VDAC VDAC DAC0800 A2

R16 1k ? R19 1k ? R17 1k ?

U2

R18 1k ?

GND

图 4-1-3

D/A 波形显示电路图

4、 程控放大电路
5

图 4-1-4 程控放大电路图

(二) 、FPGA 设计 1、可变分频模块 该模块由单片机写入分频系数,可实现对晶振信号 40MHz 的任意分频,由此 控制采样速率。单片机首先通过测频测得 A、B 通道信号的频率,通过比较得到 距其最近一档扫描频率,然后写入分频系数,得到对应与该档的抽样速率,从而 实现水平分辨率的调整。
div f rq_rd clock cs[3] cs[4] wr f rq1_ctrl P0[7..0] clock cs1 cs2 wr ctrl datain[7..0] out sch div f rq1out sch

inst12

div f rq1out NOT inst1

OUTPUT

TLC5510_clk_oe

Option Value Location PIN_46

2、同步触发模块 该模块由单片机控制,当控制信号 CS 为 0 时,没有同步脉冲信号,停止向 RAM 中写入数据,此时显示的波形为以前存储的波形; ;当 CS 为 2 时,同步信号 为单步触发信号,当检测到一次触发时,即向 RAM 中写入一次数据,共 1K 个点, 并在写的过程中屏蔽触发。 ;当 CS 为 3 时,由过零比较器将原始波形变为连续脉 冲,作为将原始信号数据存入 RAM 的连续同步脉冲信号,当原始信号不变时,示 波器显示的波形固定不变。此模块的输出 simpos 控制分频器以达到定时分频的 功能来实现波形的同步。

6

samestep_test simpos samestep_in P1[6] sp cs clock DC sp f rq1_ctl f rq1_ctrl
samestep_in out_311 P0R[7..0] cs[8]

simposedge simpos cs clock sq din[7..0] dout sp sp

inst14

inst34

3、程控放大模块 单片机首先以 0.1v/div 的档位对信号进行采样,通过采样值的范围和此 时程控放大器的放大倍数计算得到当前信号适应的放大倍数, 相应地向模块写 入控制字,从而实现垂直分辨率的调整。
register8b_5

wr cs[9] P0[5..0]
wr cs datain[5..0] inst35 dataout[5..0]

amply [5..0]

OUTPUT

amply [5..0]

in311_cs

OUTPUT

amply [6]

Option Value Location PIN_44

Option Location Location Location Location Location Location

Value PIN_41 PIN_42 PIN_43 PIN_45 PIN_38 PIN_39

3.

波形存储控制模块 该模块为 RAM 模块的写地址累加器,用于控制波形的存储。A1,A2 为奇偶 地址控制信号。写地址时,先写偶地址,存入通道一采样后的波形数据,后写奇 地址,存入通道二采样后的波形数据。Sch 为该地址累加器的累加信号。
div f rq_rd clock div f rq1out clock cs[4] wr f rq1_ctrl P0[7..0] cs1 cs2 wr ctrl datain[7..0]
inst25 sch reset P1[0] P1[1] clk0 reset A1 A2 A0 out[10..0] addin in311_cs ramdress_wr[10..0]

cs[3]

out sch

sch

inst12

5、波形显示控制模块 该模块为读地址累加器,同时从 RAM 中读出数据,并产生行扫描和列扫描 数据。通过单片机写入分频器的值,控制波形显示扫描速率。也可以通过单片机 写入累加器基地址,改变读出数据的起始位置,从而实现波形的左右平移。
tranglewav e div f rq2out trangle_y [7..0] clock cs inst30 inst3 out[7..0]

addout

cs_y line

NOT

rd_ram reset P1[2] P1[3]
clk0 reset A1 A2 A0 out[8..0] trangle[7..0]

datachose_cs ramdress_rdin[8..0] out_tranglewav e[7..0]

inst29

7

ramadress_rd ramdress_out[10..0] ramdress_rdin[8..0] hin[10..0] lin[8..0] out[10..0] ramdress_rd[10..0]
wr cs[11] cs[12] P0[7..0]

register16b ramdress_out[15..0] wr cs1 cs2 datain[7..0] dataout[15..0]

inst26

inst38

7、光标显示控制模块 该模块由单片机写入两个光标的位置,通过控制横坐标扫描信号的停止时 间来实现光标的显示。
compare div f rq2out t1[7..0] t2[7..0] ramdress_rdin[8..1] trangle_y [7..0] rd_ram din1[7..0] din2[7..0] adram[7..0] trangle[7..0] inst15 dout csout out rd_ram cs_y line A

五、 系统软件的设计 系统设计流程图如下:
开始

系统初始化

等待按键

波 形 左 右 移 动

左 右 光 标 选 择 与 移 动

A U T 0

单 次 触 发

通 道 显 示 选 择

扫 频 调 节

幅 度 调 节

相应程序调用

8

图 5 软件流程图

六、 测试数据与分析 七、 总结分析与结论
在本设计中,我们较好地完成了示波器的各基本功能,可通过旋钮进行无极的对波形上 下左右的移动,可通过旋钮或按键分别对波形的幅度进行调整。很好的实现了波形的连续触 发和单次触发的功能。大大增加了题目要求的存储深 度,每一路扩展至 1k。同时可对 DC~140KHz 范围内波形进行频率和峰峰值测量。 增加了光标功能, 可对两光标位置连续移动, 并对光标中间部分波形对比度可调,可拉伸观测或单独观测。在整个观测范围内波形连续稳 定,无明显失真。但是由于比较器的频率响应范围的限制,无法进行 140KHz 以上的频率测 量,以后还需改进。

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