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分频程序模块


分频程序模块: (1) 分频程序模块: --**************库定义、 包定义******************** library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin10hz is --******************实体定义*********************** port(clkin:in std_logic; --时钟输入 clkout:buffer std_logic; r: out std_logic ); end fenpin10hz; --******************构造体定义********************* architecture behave of fenpin10hz is begin r<=’1’; --*************10HZ 分频程序******************* process(clkin) variable clk1:integer range 0 to 1000; variable clk2:integer range 0 to 2500; begin if clkin’event and clkin=’1’ then if clk1=1000 then clk1:=0; if clk2=2500 then clk2:=0; clkout<=not clkout; else clk2:=clk2+1; end if; else clk1:=clk1+1; end if; end if; end process; end;

10MHz 分到 2500Hz 如下: 如下: LIBRARY ieee; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fp IS PORT(clk : in STD_LOGIC; clk_500 :OUT std_logic); END fp; ARCHITECTURE led OF fp IS signal clk500: std_logic; begin process(clk) variable cnt1 : integer range 0 to 2000; begin if clk'event and clk='1' then if cnt1=2000 then cnt1:=0; clk500<=not clk500; else cnt1:=cnt1+1; end if; end if; 2500Hz 分到 1Hz 的程序: 的程序: LIBRARY ieee; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fp1 IS PORT(clk1 : in STD_LOGIC; clk_1 :OUT std_logic); END fp1; ARCHITECTURE led OF fp1 IS signal clk100: std_logic; begin process(clk1) variable cnt1 : integer range 0 to 1250; begin if clk1'event and clk1='1' then if cnt1=1250 then cnt1:=0; clk100<=not clk100; else cnt1:=cnt1+1; end if; end if; end process; clk_1<=clk100;

end ;

板上例程:
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; --**************实体定义******************** Entity div is generic(duty:integer:=10000000);--类属参数说明语句 --端口说明 port(clk : q in : std_logic;--时钟输入 out std_logic;--分频输出

r : out std_logic ); end div; --**************构造体定义******************** Architecture div10 of div is constant period : integer:=20000000;--常数定义,分频数 signal count : integer range 0 to period-1;--信号定义,计数作用 begin r<=’0’; process(clk)--进程,由 clk 这个信号启动 begin if rising_edge(clk) then --上升沿驱动,还有另一种写法,见其他例程 if count<duty then q<='0'; count<=count+1; elsif count<period-1 then q<='1'; count<=count+1; else count<=0; end if; end if; end process; end div10;

q:接红、绿、黄灯(即列)72、71、70 r:接组选线,69、68、67、66


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