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42英寸LED背光液晶电视屏结构与电气接口技术规范


CVIA 中国电子视像行业协会标准
CVIA-TJ-LCD/LED-2010-01

42 英寸 LED 背光液晶电视屏结构与电气接口技术规范
(1.0 版本)

2010-09-28 发布

2010-09-28 实施

中国电子视像行业协会

发 布

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前言………………………………………………………………………………………………………1 1、范围………………………………………………………………………………………………… 2 2、结构部分…………………………………………………………………………………………… 2 3、电气接口部分……………………………………………………………………………………… 4

-2-





本规范是中国电子视像行业协会的推荐性标准,是协会相关会员单位在组织技术研发、采购和生产 过程中的主要参照标准,也推荐其他相关企业参考采用。 LED 背光液晶电视屏结构与电气接口技术规范,是根据产业和市场的发展需求,由中国电子视像行业 协会(简称“视像协会”)组织相关会员单位,共同制定的推荐性标准。本规范旨在为企业提供彩色电视机 用液晶显示屏在结构和电气接口参数方面的一致性,以达到降低生产成本、规范生产秩序、促进市场繁荣 的目的。 本标准主要起草单位(排名不分先后) :青岛海信电器股份有限公司、TCL 集团股份有限公司、青岛 海尔电子有限公司、创维 RGB 电子有限公司、四川长虹电器股份有限公司、康佳集团股份有限公司、厦 门华侨电子股份有限公司、南京熊猫电子集团有限公司。 本规范的解释权和修订权属于中国电子视像行业协会。

1、范围 本标准给出了 42 英寸 LED 背光液晶电视屏(以下简称为“屏” )的结构和电气接口技术规范,这些 规范是根据目前中国市场上被共同认可的主流产品规范而确定。 2、结构部分1 2.1 底座的立柱固定位置:参照本规范附件 1 的 3D 图纸,固定底座使用 M3 螺孔。屏厂家在开发新 屏时,如需更改,应第一时间通知视像协会并与起草本规范的整机厂沟通,提供合适的立柱固定位置。 2.2 凸包和螺柱的孔深度规格:标称深度≥4.8mm,特殊孔规格单独标出。

2.3 屏的厚度尺寸变更时,变化值应≥1.5mm,并于第一时间通知视像协会并与起草本规范的整机 厂沟通,确定出合适的厚度尺寸。 2.4 屏背面的结构布局示意图和结构尺寸简图分别见图 1 和图 2(详细数据见附件 2 的 PDF 文档) :

2.4.1 屏的外形长宽尺寸:968.4 (H) x 564(V);侧边和顶部边框厚度≤16.2mm,底部边框厚 度≤21.5mm。 2.4.2 LED Driver 板(即 Converter 板) ,位置在图 1 左上角,屏厂家可根据 Driver 板的大小 排布,但不能干涉到 Driver 板下面的六个凸包。 2.4.3 2.5 壁挂采用 400*400 的标准,四根 M6 螺柱高度为 31mm。

屏的详细结构尺寸见附件 1 的 3D 图纸。

图1

42 英寸 LED 背光液晶电视屏背面结构布局示意图

1

注:结构部分定义,尺寸相关部分的单位,如无特别说明,都是毫米,缩写为 mm。 2

图2

42 英寸 LED 背光液晶电视屏背面结构尺寸简图

3

3、电气接口部分 3.1 LED Driver 接口定义如下: Symbol VDDB VDDB VDDB VDDB VDDB BLGND BLGND BLGND BLGND BLGND DET VBLON VDIM PDIM Description Operating Voltage Supply, +24V DC regulated Operating Voltage Supply, +24V DC regulated Operating Voltage Supply, +24V DC regulated Operating Voltage Supply, +24V DC regulated Operating Voltage Supply, +24V DC regulated Ground and Current Return Ground and Current Return Ground and Current Return Ground and Current Return Ground and Current Return BLU status detection: Normal : 0~0.8V ; Abnormal : Open collector BLU On-Off control: High/Open (3.3V) : BL On ; Low (-0.3~0.8V/GND) : BL Off N.C for no DC dimming. Or Internal PWM (0~3.3V for 20~100% Duty, open for 100%) < NC ; at External PWM mode> External PWM (10%~100% Duty, open for 100%) < NC ;at Internal PWM mode>

PIN 1 2 3 4 5 6 7 8 9 10 11 12 13 14

3.2

LVDS 接口定义如下: 51-pin 的定义(适用于 60HZ/120HZ 屏): Name N.C. N.C. N.C. N.C. BITSEL 5 or:N.C. ROTATE 6 or:N.C. 7 SELLVDS DCR1 8 or:N.C. Duty: TBD%~100% (0~3.3V) No Connection No Connection Open/High(3.3V) for NS, Low(GND) for JEIDA DCR PWM Dimming Signal Input Low(GND) : 8bits No Connection High(3.3V) : Rotate enable(Data mirror); Open/Low(GND) : Normal No connection No Connection No Connection No Connection Open/High(3.3V) : 10bit; Description

3.2.1 PIN 1 2 3 4

4

DCR PWM Dimming Signal Output DCR2 9 or:N.C. Duty: TBD%~100% (0~3.3V) No Connection DCR Function ON/OFF Selection DCR3 10 High(3.3V) : DCR Function Enable or:N.C. 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 GND CH1[0]CH1[0]+ CH1[1]CH1[1]+ CH1[2]CH1[2]+ GND CH1CLKCH1CLK+ GND CH1[3]CH1[3]+ CH1[4]- /NC CH1[4]+ /NC N.C. N.C. CH2[0]CH2[0]+ CH2[1]CH2[1]+ CH2[2]CH2[2]+ GND CH2CLKCH2CLK+ GND No Connection Ground First pixel Negative LVDS differential data input. Pair 0 First pixel Positive LVDS differential data input. Pair 0 First pixel Negative LVDS differential data input. Pair 1 First pixel Positive LVDS differential data input. Pair 1 First pixel Negative LVDS differential data input. Pair 2 First pixel Positive LVDS differential data input. Pair 2 Ground First pixel Negative LVDS differential clock input. First pixel Positive LVDS differential clock input. Ground First pixel Negative LVDS differential data input. Pair 3 First pixel Positive LVDS differential data input. Pair 3 First pixel Negative LVDS differential data input. Pair 4(10bit) /NC (8bit) First pixel Positive LVDS differential data input. Pair 4(10bit) /NC (8bit) No Connection No Connection Second pixel Negative LVDS differential data input. Pair 0 Second pixel Positive LVDS differential data input. Pair 0 Second pixel Negative LVDS differential data input. Pair 1 Second pixel Positive LVDS differential data input. Pair 1 Second pixel Negative LVDS differential data input. Pair 2 Second pixel Positive LVDS differential data input. Pair 2 Ground Second pixel Negative LVDS differential clock input. Second pixel Positive LVDS differential clock input. Ground Low(GND)/Open : DCR Function Disable(Bypass DIM_IN)

5

38 39 40 41 42 43 44 45 46 47 48 49 50 51

CH2[3]CH2[3]+ CH2[4]- /NC CH2[4]+ /NC N.C. N.C. GND GND GND N.C. VCC VCC VCC VCC

Second pixel Negative LVDS differential data input. Pair 3 Second pixel Positive LVDS differential data input. Pair 3 Second pixel Negative LVDS differential data input. Pair 4 (10bit) /NC(8bit) Second pixel Positive LVDS differential data input. Pair 4 (10bit) /NC(8bit) No Connection No Connection Ground Ground Ground No Connection +12V power supply +12V power supply +12V power supply +12V power supply

3.2.2 PIN 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

41-pin 的定义(适用于 120HZ 屏): Symbol N.C. N.C. N.C. N.C. N.C. N.C. Reserved N.C. GND CH3[0]CH3[0]+ CH3[1]CH3[1]+ CH3[2]CH3[2]+ GND CH3CLKNo connection No Connection No Connection No Connection No Connection No Connection Internal Use Only (NC) No Connection Ground Third pixel Negative LVDS differential data input. Pair 0 Third pixel Positive LVDS differential data input. Pair 0 Third pixel Negative LVDS differential data input. Pair 1 Third pixel Positive LVDS differential data input. Pair 1 Third pixel Negative LVDS differential data input. Pair 2 Third pixel Positive LVDS differential data input. Pair 2 Ground Third pixel Negative LVDS differential clock input. Description

6

18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41

CH3CLK+ GND CH3[3]CH3[3]+ CH3[4]- /NC CH3[4]+ /NC GND GND CH4[0]CH4[0]+ CH4[1]CH4[1]+ CH4[2]CH4[2]+ GND CH4CLKCH4CLK+ GND CH4[3]CH4[3]+ CH4[4]- /NC CH4[4]+ /NC GND GND

Third pixel Positive LVDS differential clock input. Ground Third pixel Negative LVDS differential data input. Pair 3 Third pixel Positive LVDS differential data input. Pair 3 Third pixel Negative LVDS differential data input. Pair 4 (10bit) /NC (8bit) Third pixel Positive LVDS differential data input. Pair 4 (10bit) /NC (8bit) Ground Ground Fourth pixel Negative LVDS differential data input. Pair 0 Fourth pixel Positive LVDS differential data input. Pair 0 Fourth pixel Negative LVDS differential data input. Pair 1 Fourth pixel Positive LVDS differential data input. Pair 1 Fourth pixel Negative LVDS differential data input. Pair 2 Fourth pixel Positive LVDS differential data input. Pair 2 Ground Fourth pixel Negative LVDS differential clock input. Fourth pixel Positive LVDS differential clock input. Ground Fourth pixel Negative LVDS differential data input. Pair 3 Fourth pixel Positive LVDS differential data input. Pair 3 Fourth pixel Negative LVDS differential data input. Pair 4 (10bit) /NC (8bit) Fourth pixel Positive LVDS differential data input. Pair 4 (10bit) /NC (8bit) Ground Ground

备注:120Hz 按照 First、Second、Third、Fourth 对应奇、偶、奇、偶像素顺序; 60Hz 按照 First、Second 对应奇、偶像素顺序。 3.3 屏时序包含以下参数信息(见图 3) :

7

Specifications(ms) Item Min T1 T2 T3 T4 T5 0.5 0 0 1000 200 Max 20 50 50 / / T6 T7 T8 T12 T13 Item

Specifications(ms) Min 200 0 1500 0 0 Max / / / T2 50

图3 3.4

42 英寸 LED 背光液晶电视屏时序图

屏的 SPEC 中需要体现 LVDS 驱动部分的电路形式及接口匹配电路。

8


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