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锁存器,真值表


74LS373 简介 引脚(管脚) 74LS373 引脚(管脚)图:

内部逻辑图: 74LS373 内部逻辑图:

真值表: 74LS373 真值表:

由于 8051 单片机的 P0 口是分时复用的, 因此在进行程序存储器扩展时, 需要使用 地址锁存器将地址信号从地址/数据总线中分离出来。单片机系统中常用的地址锁存器芯片 74LS373 以及 coms 的 74hc373。是带三态缓冲输出的 8D 触发器。

对 74LS373,当三态门使能信号 OE 为低电平时,三态门导通,允许 Q0~Q7 输出, OE 为高电平时,输出悬空。当 74LS373 用作锁存器时,应使 OE 为低电平导通输出,此时锁 存使能端 C 为高电平时,输出 Q0~Q7 状态与输入端 D1~D7 状态相同;当 C 发生负跳变时, 输入端 D0~D7 数据锁入 Q0~Q7。 因此在使用 74LS373 时, 8051 的 ALE 信号可以直接与 74LS373 的 C 相连。 注意在使用中不同锁存器的地址锁存昕号 ALE 的接法是不同的。 对于 74LS373, 8051 的 ALExinhao 可以直接与 74LS373 的 C 相连。但在使用 74LS273 时,8051 的 ALE 信号需接 反相器后才可以去 74LS273 的 CLK 相连。
器件名称 简单描述

器件功能管脚图

74LS373 是一个三 态八位数据锁存器。 74LS373 可查看其功能管 脚图及控制逻辑)。

74LS273 是一个八 位数据寄存器。 与 373 相比,其 74LS273 最大特点是上升沿锁存, 但它不具有三态特征 可查看其功能管 脚图及控制逻辑)。

地址锁存器 74LS373 引脚图
(2009-07-05 02:41:28) 转载 标签:
地址锁存器

引脚 电平 d 触发器 it

单片机系统中常用的地址锁存器芯片 74LS373 以及 coms 的 74hc373。是带三态缓冲输出的 8D 触发器,其引脚图与结构原理图、电路连接图如下:

<74LS373 引脚图内部结构原理图电路连接图> E 0 0 1 G 0 1 X 功 能 直通 Qi = Di 保持(Qi 保持不变) 输出高阻

<74LS373 功能表> E G D Q L H H H L H L L L L X Q 上表是 74LS373 的真值表,表中: L——低电平; H——高电平; X——不定态; Q0——建立稳态前 Q 的电平; G——输入端,与 8031ALE 连高电平:畅通无阻低电平:关门锁存。图中 OE——使能端,接 地。 当 G=“1”时,74LS373 输出端 1Q—8Q 与输入端 1D—8D 相同; 当 G 为下降沿时,将输入数据锁存。

参考链接:http://www.picavr.com/news/2008-08/8242.htm74LS373 引脚图 [日期:2008-08-30 ] [来源:www.picavr.com 作者:佚名] [字体:大中小] (投递新闻) 单片机系统中常用的地址锁存器芯片 74LS373 以及 coms 的 74hc373。是带三态缓冲输出的 8D 触发器,其引脚图与结构原理图、电路连接图如下:

<74LS373 引脚图内部结构原理图电路连接图> E 0 0 1 G 0 1 X 功 能 直通 Qi = Di 保持(Qi 保持不变) 输出高阻

<74LS373 功能表> E G D Q L H H H L H L L L L X Q 上表是 74LS373 的真值表,表中: L——低电平; H——高电平; X——不定态; Q0——建立稳态前 Q 的电平; G——输入端,与 8031ALE 连高电平:畅通无阻低电平:关门锁存。图中 OE——使能端,接 地。 当 G=“1”时,74LS373 输出端 1Q—8Q 与输入端 1D—8D 相同; 当 G 为下降沿时,将输入数据锁存。

(附加单片机通过 74LS373 扩展的电路图一张)



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