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实时信号处理5


第四章 算法—体系结构的映射 原理
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算法的描述和分解 体系结构的描述和分解 算法——硬件结构的映射
实际设计中,通常是先保持硬件结构不变,修 改算法,然后再保持算法不变,修改硬件结构,如 此反复,直到系统达到设计要求。

4.1 算法的描述和分解
? ?

数据流图 算法的描

述和分解

数据流图
数据流图由若干节点和弧线组成。 节点表示含有一条或多条指令的任务或 运算过程,它能接收输入数据,并对数 据做一定的处理,然后输出运算结果。 每个节点都要消耗一定的时间来完成运 算。弧线表示数据通路,连接一个源节 点和一个目标节点。

数据流图(DFG)由 节点和弧线组成, 节点对应计算单元, 用小圆圈表示、弧 线对应节点之间的 通信。

运算过程 一条 或多 条指 令的 任务

数据通路

算法的描述和分解
?

?

算法可以用公式、图形信号处理语言 (比如PGM)、通用高级语言(比如c语 言)以及面向硬件的机器语言来描述。 算法分解就是将其分为多个并行的和顺 序的模块。

算法的分解步骤:
1. 分析数据之间的先后关系和依赖关系。 2. 寻找任务的并行部分。 3. 将多个操作组合成一个任务,然后将整 个程序分解为若干单个任务。 4. 分析目标结构的通信连接和时序关系。

4.2 体系结构的描述和分解
?

描述硬件性能的参数有:
1.

2.
3.

资源时序:指每个处理器节点完成一次基 本的信号处理运算所需要的时间 节点配置:节点之间的互连结构。 通信时延:通过一个通信链路传送数据所 要花费的时间。

?

描述硬件结构的方法:

强力推荐 MAX+PLUS II
描述硬件结构的方法:
1. 2.

结构框图描述 标准的VHDL语言 可以在不同的抽象层次上描述系统, 它既适合于系统综合,也适合作系统仿 真,还能将完成的系统仿真结果直接下 载到可编程芯片。

4.3 算法——体系结构的映射
?

?

映射就是将计算资源和算法匹配的过程。 映射的目的就是使用优化方法,将一组操 作分配给特定的计算资源去完成。 优化准则 在计算资源一定的情况下,获得最好性能 的准则;使用最小计算资源来实现实时处理要 求的准则;还有最小功耗准则、最小成本准则 以及最小体积准则等。

将算法映射到硬件的过程

4.4 算法和处理器结构映射的 一般过程
非实时算法
1. 2. 3. 4. 5.

6.
7.

简化算法 产生数据流图 改进数据流图的描述 表征实验性结构 产生处理器映射 产生多处理器映射 系统验证
算法实时处理方案

简化算法
? ?

利用规律性,对结构重新排序 应用快速变换
h(n)*x(n)=IFFT( FFT(h(n)). FFT(x(n))) 乘法次数为 3/2log2(N)+N

产生数据流图(算法分解)
? ? ? ? ?

?

确定试验性分解 选择硬件、软件模块 行为仿真 确定模块时序 确定模块间的通信 产生执行时序

1。使用算法分解工具,首先进行试验性分 解,对其性能进行估计后,再根据估计结 果改善算法的分解

2。算法的自上向下分解方法。
1。先描述算法的高层, 得到满足应用需要的算法

2。得到可以实现算法的库 函数详细说明,还可进一步 分解成各种算术运算 。
3。插入具体 的处理器信息 4。实现这个处 理器的半导体技 术

3。基于已有模块的分解(使新 设计的实时执行模块最少)
一个新的算法输入 到这个系统,得到 新的数据相关图。 如果在算法库中找 到有相同的数据相 关结构的算法,就 可直接使用。否则 就要建立一个新的 算法结构,并把它 加入到算法库中。

改进数据流图的描述
? ? ? ? ?

?

循环展开 时序调整 化简 分组 更新模块定时和模块通信 更新时序

一条没有寄存器(延迟)的弧线,描述一个循环(或循环内 部)的优先级级。而一条有寄存器的弧线,描述的是不同 循环任务之间(或循环之间)的优先级。首先通过分析循环 内部的改进措施来讨论DFG的优化,然后通过循环之间的 改进措施来进一步讨论DFG的优化。

路径
包含回路和延迟的 DFG

删除可传送的弧线或扩展传递弧线不会改变DFG的优先关 系系。所以,在对DFG进行优化之前,可以删除可传送的 弧线和扩展传递弧线.当优化完成后,再在DFG中把这些 弧线恢复。 路径与弧线所 经过的延迟时 间相同,则弧 线是可传递的 弧线 弧线所经过的延 迟时间比路径小, 则弧线是扩展传 递弧线

无环优先级图

从DFG中移去所有包含延迟的 弧线.就得到无环优先级图

A=10时钟周期 B=20时钟周期 C=40时钟周期

节点A,B和C的执 行时间

执行时间最长的 路径叫关键路径

多处理器

在B后

空闲

获得理想速率的数据流图的步 骤:
1. 2.

3.

4.

删去所有传递弧线和扩展传递弧线。 按回路所需执行时间递减的顺序列出各条回路,因为 要先对最长回路进行时序安排。同样,对每条回路的 节点排序,形成一个列表,输入端有循环寄存器的节 点放在列表的前面,后面是其他节点,从而保持DFG 的优先次序。 为每条回路的时序安排分配一个独立的处理器,分配 方法如下: a) 连续安排关键回路的节点在处理器P1中执行(如 果有几条关键回路,随机地选择其中一条)。 b)下一条回路的节点安排在P2执行,这样方案就 完成了,在前面回路上安排过的节点同样在方案中的 原有位置。 重复上面的步骤,直到安排所有回路。

L2 L3

L2 L3

P1

表征实验性结构
? ? ?

单处理器的资源与时序性能 多处理器的资源与时序性能 通信连接

产生处理器映射
? ? ? ? ?

产生程序 得到时序 功能仿真 确定基准时序、输入、输出及通信要求 确定瓶颈

产生多处理器映射
? ? ?

分解 确定通信时序 得到进度表

系统验证
?

不能超过处理器、存储器或输入输出的 处理资源

得到实时处理方案

谢谢大家

结构框图描述的系统【返回】

FIR 滤波器 【返回】
y(n) ? b0 x(n) ? b1x(n ?1) ? ....... ? bM ?1x(n ? M ? 1)
x(n)
b0
z?1
b1

z?1

z ?1
b2

z ?1
bM ?1

y (n)

线性相位的FIR滤波器【返回】
y(n) ? b0 x(n) ? b1x(n ?1) ? ....... ? bM ?1x(n ? M ? 1) bn ? bM ?1?n
x(n)
z?1 z?1

z

?1

z ?1 z ?1

z ?1
b0
b1

z ?1 b2

z ?1

z ?1

bM / 2?1

y (n)


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