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calibre 流程


Calibre 后端验证流程: 后端验证流程:
首先 source 文件 cshrc.soc41,文件中关于 calibre 的定义为: Setenv MGC_HOME /home111/home36/mentor2004/ss6_cal_2004.4_8.14 Set path = ($path $MGC_HOME/bin)

1. 设置环境变量:

在 candence 集成环境中加入 Calibre 菜单 修改 .cdsinit 文件,在文件末尾加上 load(strcat(getShellEnvVar(“MGC_HOME”)“/shared/pkgs/icv/tools/queryskl/Calibre. skl”)) 2. DRC 2.1 修改 rule file 在 LAYOUT PRIMARY “” 引号中填入 layout 的 TOPCELL name 在 LAYOUT PATH “ ” 引号中填入 GDSII 数据的路径 准备数据 DRC RESULTS DATABASE “ ”ASCII DRC SUMMARY REPORT “ ” 结果文件名可自定义。 2.2 命令指令 Calibre –drc –hier rulefilename 3. antenna 检查 准备 rule file 如上 DRC,修改 rule file 命令指令 Calibre –drc –hier rulefilename 4. dummy density 如果出现 density err,用该项 修改 rule 文件 例: LAYOUT PATH "/home111/home24/user19/wangd/calibre/2_2/lsft32_top.gds" LAYOUT PRIMARY "lsft32_top" LAYOUT SYSTEM GDSII DRC RESULTS DATABASE "cal_dmf.out" ASCII DRC SUMMARY REPORT "cal_dmf.sum" 把生成的 gds 转成 cell,加入原来的版图中。 5. LVS 检查 5.1 修改 rule file

在 SOURCE PATH “ ” 引号中填入 source 网表的路径 SOURCE PRIMARY “ ” 引号中填入 netlist 的 TOPCELL name SOURCE SYSTEM SPICE 在 LAYOUT PATH “ ” 引号中填入 GDSII 数据的路径 LAYOUT PRIMARY “ ” 引号中填入 layout 的 TOPCELL name LAYOUT SYSTEM GDSII 加入: LAYOUT CASE YES SOURCE CASE YES LVS COMPARE CASE YES 5.2 准备 netlist file(spice) 在 netlist file 中加入: *.EQUIV N33=NH N18=N P33=PH P18=P PDIO33=D1 NDIO18=DN .GLOBAL VDD VDD33 SAVDD SAVDD33 FP .GLOBAL VSS VSSD SAVSS SAVSSD 5.3 命令指令 1)Flat Calibre LVS run: Calibre –lvs rule_file_name 2)Hierarchical Calibre LVS run: Calibre –lvs –hier rule_file_name 5.4 标 text 在版图上标上电源和地的 text 6.PEX PEX 的 netlist 格式有:gate level extract, verilog 仿真:DSPF SPEF Trasister level, spice 仿真:ELDO HSPICE SPECTRE DSPF 5.1 编写 hcells 把调用的 cell 名称写成如下格式的文件 layout source PIDW PIDW 5.2 命令语句 Calibre –lvs –hier –spice “./svdb/topcellname.sp” –hcell hcellname design.rul | tee lvs.log Calibre –xrc –pdb –rc –xcell hcellname design.rul | tee pdb.log Calibre –xrc –fmt –all –xcell hcellname –full design.rul 在 V8 的后端验证中细节问题: 我们使用 Calibre V2004.4_8.14 进行物理验证检查。 DRC 规则:SmicDRL2TM4P_cal018_mixlog_p1mt4_Sali.drc Rev:1.2 LVS 规则:SmicSP9P_cal018_log_p1mtx_Sali.lvsm Rev:1.14

ERC 规则包含在 LVS 规则中。 ANTENNA 规则:SmicAT3TSP9P_cal018_log_plmt4.ant Rev:1.1

DUMMY DENSITY 规则: SmicDRL2TG04_cal018_log_p1mt6.dmf (have density error , use this file) Revison: 1.2 1.进行 LVS 检查时发现 source netlist 里有二极管,而 layout 的网表 lay.net 无二极管, LVS 不一致,由此发现 layout 缺少二极管识别层 DSTR,所以导致错误产生。 另外有 PWELL SCONNECT 错误, 这是由于同一节点出现不同电位导致的,通过 H errarea,发现是由于 layout 缺少 SUBD 辅助层。 这两种情况都是由于转 GDSII 出的错误,再次转 GDSII,发现一切正常。 问题比较复杂,没有取得有效避免这种错误的方法。 2. 由于设计中增加了测试电路,所以修改了 LVS 的规则文件,(原 LVS 规则

文件不适合条栅结构,不允许在栅上打孔)增加了以下部分: polycont1 = CT AND poly polycont2 = CT AND ngate18 polycont3 = CT AND ngate33 polycont4 = CT AND pgate18 polycont5 = CT AND pgate33 polycont_1 = polycont1 OR polycont2 polycont_2 = polycont_1 OR polycont3 polycont_3 = polycont_2 OR polycont4 polycont = polycont_3 OR polycont5 CONNECT metal1 ngate18 ngate33 nngate18 nngate33 pgate18 pgate33 cngate18 cngate33 BY polycont 3. 测试电路中出现 antenna err, 我们通过在管子的保护环之间加入与栅连接的二 极管来解决问题 4.为了保护 PLL CELL, 把 cell 外扩 30u,用 Layer NODMF 做了一个矩形盖住 cell 区域,这样在 dummy density 的检查时所生成的 dummy 不会影响 PLL,达到物 理隔离的效果。


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