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计算机仿真实验PPT——3


实验三

ASIC逻辑综合实验

实验目的

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在本实验中,实验者可以将已经设计好的 VHDL/Verilog文件通过逻辑综合转换成门 级网表,实验者通过查看综合后的门级网 表电路图就可以体会综合的含义,熟悉半 定制数字集成电路的标准后端流程,掌握 综合工具的使用方法。

实验原理

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ASIC综合器在把可综合的VHDL/Verilog程序转化成硬件电路时,一 般要经过两个步骤:第一步是HDL综合器对VHDL/Verilog进行分析处 理,并将其转成相应的电路结构或模块,这时是不考虑实际器件实现 的,即完全与硬件无关,这个过程是一个通用电路原理图形成的过程; 第二步是对应实际实现的目标器件的结构进行优化,并使之满足各种 约束条件,优化关键路径等。 综合器的输出文件一般是网表文件,如文件后缀是.edf 的EDIF格式 (Electronic Design Interchange Format.)文件,它是一种用于设计 数据交换和交流的工业标准文件格式的文件,或者综合为用 VHDL/Verilog语言表达的标准格式的网表文件。

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最具代表性的ASIC设计综合器有Synopsys的Design Compiler, Synplicity的Synplify ASIC,Cadence的Synergy等。本书选用 Synopsys公司的Design Compiler来介绍。 综合需要准备的文件包括:用户设计文件(VHDL或VERILOG程序 等)、厂商提供的逻辑单元库文件(DB文件)。 综合后可得到的文件包括:综合后的网表文件(一般为VERILOG格 式)、时序信息文件(SDF文件)。在进行综合后的门级电路仿真和 APR之后包含寄生参数的仿真时都会使用到SDF文件。 本实验以计数器为例,使实验者掌握综合工具软件Design Compiler 的使用。

实验内容

1、启动Design Compiler综合器:
打开命令输入窗口。在工作站上登陆,并打开一个Terminal。 进入综合环境。在命令提示符下输入 design_vision&。 注意: 在启动DC之前,需要先切换到共享目录下,并且在该目录下建 立文件夹DC,将进行综合所需的工艺库文件synopsys和综合所需 的源代码HDL文件counter8.vhd复制到该文件夹下。

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这个窗口中左侧部分就是Design Compiler综合工具的图形界面。

2.在Design Compiler的主界面菜单中打开File-Setup

3. 选择工艺厂商提供的逻辑单元库,进行设置。

4.用户设计源文件的加载与分析
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首先加载计数器的源文件。需要注意的是由于设计的不同,设计 源文件可能有多个,而且可能还有调用关系,所以在加载时需要注意 要全部加载进去。通过File-Analyze打开用户设计分析界面。

5. 选择并加载用户设计源文件

6.打开File-Elaborate,进行用户设计源文件加载实现(Elaborate)。
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这里的实现和接下来的综合是有很大区别的,实现只是将设计用 Design Compiler自带的广义综合库进行实现,并未映射到厂商的逻 辑单元库。

7. 选择默认库DEFAULT,Design中选择设计文件的顶层模块。

8. 点击OK后,Design Compiler进行初步实现。

9. 单击鼠标选中顶层模块,打开Hierarchy-Uniquify-hierarchy,在出现 对话框中选择OK。

10. 进行时序约束 ,打开Attributes-Specify Clock 。
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在执行综合步骤之前,首先要加入设计的各种时序要求,如时钟 周期,数据初始化达到高电平的时间等各种限制条件,从而使综合后 的时序能够满足事先设定的要求。可以反复修改各种约束条件,使综 合后的文件最终通过后端时序仿真。

11. 选中Pin/Ports栏中的clk设置Clock属性,如周期、沿上升时间、下降 时间等。

12. 在设置完时序约束之后,就可开始综合优化了,打开DesignCompile Design 。

13. 选择综合属性,用户可根据设计需求进行设置,比如面积优先、时 序优先等,在没有特殊要求的情况下也可以选择默认设置。

14. 单击OK后,有一个较长的综合过程,综合时间的长短取决于设计的大小和 时序的约束等情况,请耐心等候。综合完毕后,出现下面的网表图。

15. 综合结果导出 ,打开File-Save as。
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综合后,一般需要导出综合后的网表文件(后缀名为.vhd)和时序信 息文件(后缀名为.SDF,主要用于后续的仿真),导出vhdl网表文件 的操作如下。

16.打开File-Save info-design timing,导出时序信息文件。

17.选择路径及文件名。

18. 至此,ASIC逻辑综合完成,并通过综合获得了逻辑电路图、逻辑电 路的网表文件和时延信息文件等。

网表文件

时延信息文件

实验报告要求

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1、设计23进制减法计数器实验代码并验证功能是 否正确; 2、提交所设计计数器电路综合后的网表和时序信 息文件。


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