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基于0


第9卷 第5期 2004 年 10 月
文章编号:1007-0249 (2004) 05-0107-04

电路与系统学报 JOURNAL OF CIRCUITS AND SYSTEMS

Vol.9 No.5 October, 2004

基于 0.25?m CMOS 工艺的 1.8V Rail-to-Rai

l 运算放大器*
翟艳, 杨银堂, 朱樟明, 王帆

(西安电子科技大学 微电子所,陕西 西安 710071)

摘要:采用 TSMC 0.25?m CMOS 工艺,设计实现了一种低功耗、高增益带有恒跨导输入级的 Rail-to-Rail 运算放 大器。基于 BSIM3V3 Spice 模型,采用 Hspice 对整个电路进行仿真,在 1.8V 的单电源电压工作条件下,直流开环增 益达到 108.6dB,相位裕度为 57.2 度,单位增益带宽为 5MHz,功耗为 0.23mW。 关键词:Rail-to-Rail;深亚微米;CMOS;恒跨导;运算放大器 中图分类号:TN402 文献标识码:A

1

引言
随着微电子工艺尺寸的不断缩小以及便携式电子产品的广泛应用,低压低功耗设计已经成为IC设

计的发展趋势。然而,由于电源电压的不断降低,常规设计的运算放大器(以下简称运放)受阈值电 压及饱和压降的影响,使得运放的输入输出动态范围不断减小, 影响后级电路的正常工作。为了增大 运放的动态范围,出现了Rail-to-Rail结构。 通常的Rail-to-Rail运放采用两级结构。输入级用PMOS和NMOS并联的互补差分输入对实现,但其 跨导在整个共模输入范围内变化两倍,这将影响环路增益, 也会对放大器的频率补偿不利。输出级包 含复杂的AB类输出,它占用很大的芯片面积 [1],并且会增加运放的噪声和失调电压。在[2]中描述的运 放克服了上述问题。然而,这个运放使用了复杂的浮地电流源来偏置求和电路和AB类输出级,使得输 出晶体管的瞬态电流随电源电压变化 [3],输入级跨导也随共模电压发生很大变化。 本文针对上述缺点,提出了一种电源电压为 1.8V 带有恒跨导输入级的 Rail-to-Rail 运算放大器结 构。运放的输入级在互补差分对输入级的基础上,增加了由两个二极管连接的 MOS 管组成的跨导控 制电路。输出级不同于以往复杂的 AB 类输出级,而是采用分压电路实现。整个运放的电路结构简单 有效,非常适合低压低功耗应用。整个运放采用 TSMC 0.25?m CMOS 工艺实现,基于 BSIM3V3 Spice 模型,采用 Hspice 仿真 工具对运放进行了直流、瞬态和交流小信号分析。

2
2.1

电路结构
输入级 通常,为了使运放的共模输入达到全摆幅,输入级采用 n 管
图1 Rail-to-Rail 运算放大器 共模输入电压范围

和 p 管并联的互补差分对结构(如图 1 所示) [3]。NMOS 差分输入对 M1,M2 的输入能够达到正电源 电压,PMOS 差分输入对 M3,M4 可达到负电源电压。输入级所需最小电源电压为: Vsup,min = Vgsp + Vgsn + 2Vdsat ,输入级能够正常工作,总的共模输入范围为: 从而实现了输入级的 Rail-to-Rail。 但是,这种 Rail-to-Rail 输入级有一个缺点,就是它的跨导在整个共模输入范围内变化两倍。这是 因为:根据输入共模电压的不同,输入级电路分为三个工作状态 [5] 。当共模电压接近 VDD 时,NMOS
* 收稿日期:2004-05-08 修订日期:2004-07-06

(1) (2)

Vsgp 为 p 管的栅源电压, V gsn 为 n 管的栅源电压, Vdsat 为电流源两端电压。当电源电压大于 Vsup , min 时
VSS ≤ VCM ≤ VDD

基金项目:国防科技预研基金资助项目(51408010601DZ01)

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电路与系统学报

第9卷

差分输入对处于放大工作状态;当接近 VSS 时,PMOS 差分输入对处于放大工作状态;当共模电压处于 中间值时,NMOS 输入对和 PMOS 输入对均处于放大工作状态。而 Rail-to-Rail 输入级总的跨导为: g m = g mn + g mp (3) 。 这就使得在共模电压中间区域的跨导为其它两个区域跨导的 2 倍(假定 gmn 等于 gmp) 跨导的变化将会影响环路增益, 也会对放大器的频率补偿不利。因此,需要对其进行改进。为了 在整个共模输入范围内得到恒定的跨导,跨导在共模输入电压较低和较高的部分需要增加两倍。 本文的 Rail-to-Rail 输入级工作在亚阈值区。亚阈值区域 MOS 管的跨导公式 [4]为: I (4) gm = d nVth 其中,n 为亚阈值漂移因子,Vth 是热电势 kT/q,为 26mV。 由式(3)和式(4)可得,Rail-to-Rail 输入级总的跨导 为: Ip I (5) g mi = + n n pVth nnVth Ip 和 In 分别为 PMOS 和 NMOS 输入管的漏级电流。从式(5)可看 的漏级电流之和保持恒定。 在本文中,采用两个二极管连接的 MOS 管 M25 和 M26(如图 2)使 输入级的漏级电流之和在整个共模输入电压范围内保持恒定,从而使跨 导恒定 [5]。并且 M25 和 M26 两端电压 VC 满足: VC = VTN ? VTP + Vref
图3 输入级 MOS 管漏 级电流曲线 图2 基于电压的跨导控制电路
[5]

出,Rail-to-Rail 输入级的跨导只与漏级电流有关。因此,为了使输入级跨导恒定,可使输入 MOS 管

(6)

在这种情况下,当共模输入电压过低或过高时,M25 和 M26 两端的 电压小于 VC,使得流过它的电流为 0,输入管的有效偏置电流为 Iref。当

共模输入处于中间状态时,输入差分对管的栅源电压之和等于 VC,流过 M25 和 M26 的电流为 Iref /2, 因此两对输入管的有效偏置电流为 Iref /2。为了使流过两个二极管的电流在中间状态时是 Iref /2,M25 和 M26 的 W/L 为输入差分对管的 2 倍。电流的模拟曲线如图 3 示,In、Ip 分别为 NMOS 和 PMOS 输入 管的漏级电流,Isum 为 NMOS 和 PMOS 输入管的电流之和。 2.2 输出级 图 4 为 Rail-to-Rail 运算放大器总的电路结构。 运 放的求和电路采用分压电路来实现,分压电路由 M5、 M20、M8 和 M18 构成。分压支路中 M5 和 M20 与 M8 和 M18 的阻抗变化机理相同, 因此仅对 M5 和 M20 的阻抗 变化加以描述。 M5 和 M20 的阻抗变化机理如图 5 示, 图中 A 点电 压恒定,M 6 工作在饱和区。当输入电压变化时,M1
图4 Rail-to-Rail 运算放大器结构

和 M2 的漏级电流变化,图中 B 点电压会发生变化,但因 M19 引入一个负反馈,使 B 点电压恒定。 1 (7) 根据输出电阻公式: r0 = λI D 其中, λ为沟道长度调制系数,式中 ID 在饱和区和线性区时可分别由下式求得: 1 W ID = ? ?pCOX (VGS ? VTH ) 2 (饱和区) (8) 2 L' ID ∝ (VGS ? VTH ) (线性区) (9) 由式(7) (8) (9)知,VGS 的变化使得 M5 和 M6 的漏级电流变化,导致其 、 、

图 5

阻抗变化 机理图

阻抗变化和 C 点电压变化。由于 A 点电压恒定,C 点电压变化使得 M20 在线性区和饱和区之间变化,

第5期

翟艳等:基于 0.25?m CMOS 工艺的 1.8V Rail-to-Rail 运算放大器

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因此 M20 的阻抗发生很大变化。当 M20 工作在饱和区时,M18 工作在线性 区,因此 M24 的栅压在 VDD 和 GND 之间变化。 运放第二级放大采用简单的共源级放大,克服交越失真和提供大的输 出摆幅。为使放大器有良好的频率响应特 性,采用了Miller电容补偿技术 [6]。

3

仿真结果与讨论

图6

输入级跨导曲线图

电路采用 TSMC 0.25?m CMOS 工艺,基于 BSIM3V3 Spice 模 型,采用 Hspice 对整个电路进行仿真。电源电压为 1.8V,偏置电
图7 运算放大器输出频谱特性

压为 0.9V。

输入级跨导随输入共模电压变化的结果如图6所示。输入级跨导为505?s,在整个共模电压范围内 基本保持恒定,除了在过渡区变化19%。在过渡区的跨导变化主要是因为流过两个二极管的电流逐渐 从0变化到Iref /2,从而使得NMOS和PMOS管的漏级电流之和在过渡区发生变化。 运放的输出频谱特性如图7所示,输 入信号为1kHz的正弦波,其Vpp为1V,测 得运放的失真度THD小于0.011%,所有 的谐波分量低于-92dB。 运算放大器的幅频、相频特性如图8 所示,整个电路的直流开环增益达到 108.6dB,相位裕度为57.2度,单位增益 带宽为5MHz。整个运算放大器的设计结果如表1所示。
表1 图8 运算放大器幅频、相频特性 Rail-to-Rail 运算 放大器性能参数
1.8V 0.02mV 0.23mW 108.6dB 5MHz 57.2degree 2.86V/?s 7. 7V/?s -104.6dB 0-1.8V 0-1.8V 0.011%

4

总结
本文设计了一种结构简单、 低功耗、 高增益的恒跨导Rail-to-Rail

CMOS运算放大器。输入级采用带有跨导控制电路的互补差分对结 构, 输出采用分压电路进行求和, 再接以PMOS为负载的共源级进行 放大。较以往的Rail-to-Rail运算放大器大大简化了结构,对称性好, 易于实现。模拟结果表明运放的输入输出都达到全摆幅,且增益和 相位裕度分别为108.6dB和57.2度,功耗为0.23mW,非常适于低压低 功耗应用。 参考文献:
[1] [2] [3] [4] [5] [6] Output Stage [J]. Proc. ISCAS 93, 1993. 1314-1317.

电源电压 输入失调电压 静态功耗 直流开环增益 单位增益带宽 相位裕度 正压摆率 负压摆率 正电源抑制比 输出电压摆幅 共模电压范围 失真度 (VPP=1V@1kHz)

Botma J H, et al. A Low-Voltage CMOS Operational Amplifier with a Rail-to-Rail Constant-gm Input Stage and a Class AB Rail-to-Rail Wu W C S. Digital-Compatible High-Performance Operational Amplifier with Rail-to-Rail Input and Output Ranges [J]. IEEE Journal of Solid-State circuits, 1994-01, 29(1): 63-66. Hogervorst Ron, Tero John P, et al. A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries [J]. IEEE Journal of Solid-State circuits, 1994-12, 29 (12): 1505-1513. Gray Paul R, Hurst Paul J, et al. Analysis and Design of Analog Integrated Circuits ( Fourth Edition) [M]. John Wiley&Sons, Inc, 2001. Hogervorst R, Huijsing J H. Design of Low-Voltage Low-Power Operational Amplifier Cells [M]. Kluwer Academic Publishers, 101 Philip Driver, Norwell, ma 02061, U.S.A. 1996. Allen Phillip E, Holberg Douglas R. CMOS Analog Circuit Design (Second Edition) [M]. Oxford University Press, 2002.

作者简介: 翟艳(1979-) ,女,硕士研究生,主要研究方向为低压低功耗模拟集成电路设计;杨银堂(1962-) ,男,
西安电子科技大学微电子研究所所长、 教授、 博士生导师; 朱樟明 (1978-) 男, , 博士生, 主要研究方向为高速 ADC/DAC 设计、低压低功耗模拟电路设计;王帆(1980-) ,女,硕士生,主要研究方向为单电子器件及单电子逻辑电路设计。
(英文摘要转第 130 页) (Abstract continued on page 130)

130
996. [8] [9] [10]

电路与系统学报

第9卷

Qian J, Pullela S, Pillage L. Modeling the “effective capacitance” for the RC interconnect of CMOS gates [J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 1994, 13(12): 1526. Kashyap Chandramouli V, Alpert Charles J, Devgan Anirudh. An "effective" capacitance based delay metric for RC interconnect [A]. Proc. ICCAD [C]. USA: San Jose, 2000. 229. Ding L, Blaauw D, Mazumder P. Accurate crosstalk noise modeling for early signal integrity analysis [J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2003, 22(5): 627.

作者简介:董刚(1978-) ,男,西安电子科技大学博士研究生,主要从事 VLSI 设计方法学的研究;杨银堂(1962-) ,
男,西安电子科技大学微电子研究所所长、教授、博士生导师,长期从事 VLSI 相关方面的科研和教学工作,发表论 文 60 多篇,获国家级和省部级科技奖 9 项,获“中国青年科技奖” 。

Analysis of Coupled RC Interconnect Delay Based on “Effective Capacitance”
DONG Gang, YANG Yin-tang, LI Yue-jin
( Microrelectronics Institute, Xidian University, Xi'an 710071, China )

Abstract: Under the condition of interconnection time delay unchanged, two adjacent RC-interconnected coupling capacitance’s and static interconnected circuit can be equivalent to one “effective capacitance”. This concept is beneficial to the computation of active interconnected circuits. Compared with traditional Miller capacitance method, using the proposed concept, not only the computational accuracy can be improved, but the relationship between time delay and the rising-time of the signal can be found clearly. The computational complexity of this method is the same as Elmore delay algorithm. This proposed concept is useful in the layout optimization taking coupling capacitance into consideration. Key words: capacitance extraction; coupled RC interconnect; effective capacitance; delay

(续第 109 页)(from page 109)

A 1.8V Rail-to-Rail Operational Amplifier Based on 0.25?m CMOS Technology
ZHAI Yan, YANG Yin-tang, ZHU Zhang-ming, WANG Fan
( Microelectronics Institute, Xidian University, Xi’an 710071, China )

Abstract: Based on TSMC 0.25?m CMOS process, a Rail-to-Rail operational amplifier with a constant gm input stage will get a low-power and high gain. The whole circuit is simulated with BSIM3V3 Spice model in Hspice. With a single power supply of 1.8V in simulation, it is demonstrates that the Rail-to-Rail operational amplifier has a open loop gain of 108.6 dB, phase margin of 57.2 degree and unit gain bandwidth of 5MHz, while the static power dissipation is 0.23mW. Key words: Rail-to-Rail; deep sub-micron; CMOS; constant transconductance; operational amplifier


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