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第10章


第十章 Local bus
本章介绍了局部总线控制器(LBC)模块。介绍LBC的外部信号和内存映射寄存器, 以 及通用片选机制(GPCM) 、同步DRAM(SDRAM)机和用户可编程机(UPM) 。最后,包 括初始化和应用信息一节,其中有许多关于使用的特色的例子。

10.1 绪论
图 10-1 是 LBC 的功能结构图,它支持三个接口:G

PCM,UPM 和 SDRAM。

图 10-1. 局部总线控制器结构图

10.1.1 概述
LBC 的主要部分是存贮器控制器,该控制器提供了到多种类型存贮设备和外部设备的 无缝接口。该控制器负责控制八个存贮体(bank),这八个存贮体由一个高性能的 SDRAM、 一个 GPCM 和可多达三个的 UPMs 所共享。 因此它支持到 SDRAM、 SRAM、 EPROM、 flash EPROM、可突发 RAM、常规 DRAM 设备、扩展数据输出 DRAM 设备和其他一些外部设备 的最小粘结逻辑接口。外部地址锁存信号(LALE)允许地址和数据信号的多路复用,减少 信号数量。 LBC 还包括许多数据校验和保护特性,例如数据奇偶的生成和校验、写保护和一个总 线监控器以确保每个总线周期在用户指定的时间内结束。

10.1.2 特性
LBC 主要包含以下几个方面的特性: ? 拥有八个存贮体 —带屏蔽的 32 位地址译码 —可变存贮块大小(32K 字节到 2G 字节) —基于存贮体的控制信号生成的选择 —基于存贮体激活的数据缓冲控制 —大事务的自动分段 —用于单访问的奇偶校验,包括读-修改-写(RMW)校验 —写保护能力 —奇偶字节选择 SDRAM机 —向符合JEDEC标准的SDRAM设备的无缝连接提供控制功能和信号 —支持每个设备多达4个的并发打开页面 —支持32位、16位和8位端口大小的SDRAM —支持外部的地址 和/或 命令线缓冲 通用片选机(GPCM) —与 SRAM、EPROM、FEPROM 和外部设备兼容 —系统复位时可用的全局(引导)片选 —引导片选支持8位,16位或32位的设备 —最小可以 3 个时钟周期访问外部设备 —4个字节写允许信号( LWE [0:3]) —输出允许信号( LOE ) —外部访问终止信号( LGTA ) ? 三个用户可编程机(UPM) —基于可编程阵列机控制外部信号的定时, 其精度最多可达外部总线时钟周期的四 分之一 —在内部主控器请求单拍的或者突发读写访问时运行用户特定的控制信号模式 —UPM刷新定时器运行用户特定的控制信号模式,以支持刷新 —软件可以启动用户特定的控制信号模式 —可把每个UPM定义为支持64,128,256,512K字节和1,2,4,8,16,32,64, 128,256M字节大小的DRAM设备 —支持8,16,32位的设备 —页面模式支持一个突发内的连续传输 —内部地址复用支持64,128,256,512K字节和1,2,4,8,16,32,64,128, 256M字节大小的页或存贮体 ? 可选的局部总线内部主设备和局部总线从设备之间的传输监控 (局部总线出错报告) ? 支持带软件可配置旁路的延迟锁相环(DLL) ,支持低频总线时钟

?

?

10.1.3 操作模式
LBC为局部总线提供一个GPCM、一个SDRAM机和三个UPM,对八个存贮体(片选) 中可以编程用来操作任何给定机器的存储体数量没有限制。 当把一个存贮器事务分发到LBC 时,将存贮器地址与每个存贮体(片选)的地址信息进行比较。分配给那个存贮体的对应的 机器(GPCM、SDRAM或者UPM)获得控制访问的外部信号的所有权,并保持对其控制直 到事务结束。这样,利用在GPCM、SDRAM或UPM模式下,在事务期间,八个片选只有一 个是活动的。

10.1.3.1

LBC的总线时钟和时钟比率

LBC支持快速内部(系统)时钟和慢速外部总线时钟(LCLK[0:2])之间2、4和8的比率。 该比率可以通过对时钟比率寄存器(LCRR[CLKDIV])进行软件设置。该比率对SDRAM模 式下的操作不产生影响,但会影响GPCM模式下的信号时序变化的精度和UPM模式下对 UPM阵列字的解释。将总线时钟完全不变驱动地驱动到信号LCLK[0:2]上,允许在一对信号 网之间平等的共享时钟负载,从而可以提高总线时钟的占空比率。

10.1.3.2 源ID调试模式
LBC在外部设备信号上提供事务源的ID。当选择了这些信号的时候,只要LBC外部信号 线上的有效地址或数据可用,当前事务源的5位内部ID就出现在LSRCID[0:4]上。保留值为 0X1F,该值表示任何其他时间在源ID信号上出现无效的地址或数据。有效的源ID(除0X1F 之外的任何值)和外部地址锁存允许(LALE) ,以及数据有效(LDVAL)的组合方便了调 试数据的捕获,具体如下: ? 如果在LSRCID[0:4]上检测到有效源ID且LALE有效,那么就可以从LAD[0:31] 锁存一个有效的完整的32位的地址。这里要注意的是,在SDRAM的模式下,地址向量 包含完整的地址{row, bank, column, lsb’s},对于给定的column地址,row是指对应的 相同的row地址;对于给定的端口大小,lsb’s是指未连接的地址的最低有效位。 ? 如果在LSRCID[0:4]上检测到有效的源ID且LDVAL有效,则可以从LAD[0:31]锁 存有效数据。 LSRCID[0:4]和LDVAL信号是复用,它们和其他的功能共享相同的外部信号。请参考第 3章的外部信号描述和第5章的系统配置,从中可以知道如何允许LSRCID/LDVAL信号。

10.1.4 参考资料
MPC8260 PowerQUICC II 系列参考手册, 第4, 6和第10章, MPC8260UM/D,Rev. 1, Freescale, Inc., May 2003.
?

10.2 外部信号描述
表10-1 给出了和LBC有关的外部信号的列表,并描述了它们的功能。该表还给出了在
HRESET 有效时的所有外部信号的复位状态。要了解更多的将其中某些信号用作复位配置

信号的情况,参考4.3.2节 “上电复位流”。这里要注意的是,在 HRESET 有效时,DLL

一开始是未锁定的,所以LCLK和LSYNC_OUT的值有可能处在不稳定/抖动的状态,该状态 可能会持续几个微秒。在DLL锁定后,才会在这些信号上驱动稳定的时钟信号。 表10-1. 信号属性——汇总 名称 LALE
LCS 0 LCS [1:7] LWE [0:3]/
LSDDQM/

替代功能 — — —
LWE [0:3]
SDDQM

模式 — — — GPCM SDRAM UPM UPM SDRAM UPM SDRAM GPCM SDRAM UPM UPM SDRAM GPCM UPM UPM — UPM — — — — — —

说明 外部地址锁存允许 片选0 片选[1-7] 写允许 字节通道数据屏蔽 字节(通道)选择 通用线路0 行地址位/命令位 通用线路1 写允许 输出允许 行地址选通 通用线路2
通用线路3

信号 数 1 1 7 4

I/O O O O O

复位状态 (输出) Reset_cfg Reset_cfg 都为高 Reset_cfg

LBS [0:3]
LGPL0 LSDA10 LGPL1

LBS [0:3]
LGPL0 LSDA10 LGPL1

1 1 1

O O O

Reset_cfg Reset_cfg

LSDWE

LSDWE

LOE / LSDRAS /
LGPL2 LGPL3

LOE
LSDRAS
LGPL2 LGPL3

1 1

O I O I O

Reset_cfg 高阻

LSDCAS LGTA /
LGPL4/ LUPWAIT/ LPBSE LGPL5 LBCTL LA[27:31]

LSDCAS LGTA
LGPL4 LUPWAIT LPBSE

列地址选通 事务终止 通用线路4 外部设备等待 局部总线奇偶字节选择 通用线路5 数据缓冲控制 局部总线非复用地址的最 低有效位 复用的地址/数据总线 局部总线数据奇偶校验 局部总线时钟允许 局部总线时钟。这些时钟 由MCKENR寄存器激活, 更详细的信息请参考 4.6.3.1节,”MCK 允许寄 存器(MCKENR)” DLL同步输入 DLL同步输出 局部总线数据有效 局部总线源ID 1 1 5 32 4 1 3

— — — — — — —

O O O I/O I/O O O

Reset_cfg

LAD[0:31] LDP LCKE LCLK[0:2]

高阻 为高 受其他信号 驱动

LSYNC_IN LSYNC_OUT LDVAL

— — — —

— — LBC调 试 LBC调 试

1 1 1 5

I O O O

— 驱动 没有连到外 部信号上 没有连到外 部信号上

LSRCID[0:4]

表 10-2 给出了 LBC 外部信号的详细描述。 表 10-2. 局部总线控制器详细信号描述 信号 LALE I/O O 描述 外部地址锁存允许。局部总线存贮器控制器提供对外部地址锁存的控制, 允许在设备信号线上复用地址和数据。参见10.4.1.2,”外部地址锁存允许 信号(LALE)” 状态 含义 有效/无效——LALE用每一个存贮器控制器事务开始时的地址置 为有效,设定成有效状态的周期数由ORn[EAD]和LCRR[EADC]字 段确定,而设置成无效的时间由RCWH[LALE]字段控制。这里要 注意的是在LALE有效期间, 任何其他的控制信号都处于无效状态。 有效/无效——用于启用连到LBC上的特定的存贮设备或外设。 LCS [0:7]提供基于存贮体的片选,如 LCS 0 对应的是存贮体0,其 存贮类型和属性由BR0和OR0定义。

LCS [0:7]

O

片选,可提供八个互斥的片选信号 状态 含义

LWE [0:3]/

O

LSDDQM[0:3]/
LBS [0:3]

GPM写允许/SDRAM数据屏蔽/UPM字节选择。 这些信号选择使数据总线的 每个字节通道有效。对于端口大小为32位的存贮体(由BRn[PS]设定) ,所 有四个信号都要定义;对于16位的端口大小,只定义第0和第1位;对于8 位的端口大小,只定义第0位。每个访问的最低有效地址位还为每个给定 的数据传输决定采用哪个字节通道。 状态 含义 有效/无效——对于GPCM操作, LWE [0:3]使每个字节通道都能够 进行写操作。 对于SDRAM操作,LSDDQM[0:3]的功能和符合JEDEC标准的 SDRAM设备所提供的DQM或者数据屏蔽信号的功能一样, 为每个 字节通道提供一个DQM。 当LBC希望写屏蔽或者禁止SDRAM中读 数据输出时,LSDDQM[0:3]被置高。 LBS [0:3]在UPM模式下是可编程的字节选择信号。关于设置 LBS [0:3]的详细信息参见10.4.4.4节“RAM阵列”。 有效/无效——关于 LWE [0:3] 时序的详细的信息参见10.4.2节“通 用片选机(GPCM) ” 。

时序 LSDA10/ LGPL0 O

SDRAM A10/通用线路0号。 状态 含义 有效/无效——对于SDRAM访问,代表地址位10。当驱动行地址的 时候,该位驱动地址位10。当驱动列地址的时候,它是SDRAM命 令的一部分。 在UPM模式下,它是六个通用信号之一,驱动在UPM阵列中设定 的值。 有效/无效——应连接到SDRAM设备的WE输入端。 在访问SDRAM 的时候作为SDRAM的写允许信号。 在UPM模式下,它是六个通用信号之一,驱动在UPM阵列中设定 的值。

LSDWE /

O

SDRAM 写允许/通用线路1 状态 含义

LGPL1

LOE /

O

GPCM输出允许/SDRAM RAS/通用线路2

LSDRAS /

LGPL2

状态 含义

有效/无效——在GPCM模式下,访问存贮器/外设的时候控制存贮 器的输出缓冲。对于SDRAM访问,它为行地址选通(RAS)信号。 在UPM模式下,它是六个通用信号之一,驱动在UPM阵列中设定 的值。 有效/无效——在SDRAM模式下,驱动列地址选通(CAS)信号。 在UPM模式下,它是六个通用信号之一,驱动在UPM阵列中设定 的值。 有效/无效——在GPCM模式下输入该信号用来终止事务。在UPM 模式下还可以将该信号配置为六个通用输出信号之一, 或者作为输 入信号强制UPM控制器等待存贮器/设备。 当配置成LPBSE的时候, 该信号禁止GPCM和UPM模式下的任 何应用。因为采用读-修改-写奇偶性的系统需要一个附加的存贮设 备,并和正常设备一样生成字节选择。通过外部逻辑对 LBS [0:3] 进行与运算可以获得字节选择的逻辑功能, 该运算在字节选择通道 中增加了一个延迟,该延迟可以影响存贮器访问的时序。LBC提供 该可选择的字节选择信号,该信号是四个(低有效)字节选择内部 与运算的结果,允许到n-奇偶校验设备的无粘合快速连接。 注意: 在UPM将LGPL4/LPBSE置为低状态的期间,可在 LGTA /LUPWAIT信号有效(低有效)时对其采样。对于后续的GPCM 事务,它用作 LGTA /LUPWAIT。因此,在 LGTA /LUPWAIT变为逻辑1 之前,GPCM的事务有可能被过早终止。 解决方法:解决这个问题的一个方法是确保将 LGTA /LGPL4信号用 一个外部1KΩ的电阻上拉至3.3V。 这样可以保证在局部总线存贮控 制器启动后该GPCM的任何时候 LGTA 都采样为高(非有效)。如果 将该信号纯作为输入( LGTA /LUPWAIT)使用,则可用一个较弱 (10-KΩ)上拉电阻代替;此外,如果该信号用作LPBSE,则不需 要采用上拉电阻,因为 LGTA /LUPWAIT被禁止了。 软件解决该问题的方法是对UPM编程,这样的话,可以在切换为 输入模式之前提前将LGPL4置高。 此时仍需要采用一个弱上拉电阻 (10KΩ或者更高),以使用于GPCM目的的 LGTA 保持稳定。 有效/无效——在UPM模式下, 它是六个通用信号之一, 驱动在UPM 阵列中设定的值。

LSDCAS /

O

SDRAM CAS/通用线路3 状态 含义

LGPL3

LGTA /

I/O

GPCM传输应答/通用线路4/UPM等待/奇偶字节选择 状态 含义

LGPL4/ LUPWAIT/ LPBSE

LGPL5

O

通用线路5 状态 含义

LBCTL

O

数据缓冲控制。当访问某个GPCM或者UPM控制下的存贮体时,该存贮控 制器为局部总线激活LBCTL。对SDRAM机所控制的存贮体的访问将不会 激活缓冲控制。使缓冲控制无效可以通过设定ORn[BCTLD]来实现。 状态 含义 有效/无效——一般作为连到LAD线路上的总线收发器的 write/ read 控制。要注意的是当LBCTL为高的时候,外部数据缓冲 一定不能驱动和LBC发生冲突的LAD信号线,因为LBCTL在复位 和地址阶段时将会保持高电平。

LA[27:31]

O

局部总线非复用地址的最低有效位。LA[27:31]上驱动的所有位都是为8位 端口大小定义的。对于32位的端口大小,不用关注LA[30:31]的值;对于16 位的端口大小,无需关注LA31的值。 状态 含义 有效/无效——尽管LBC共享一条地址和数据总线,但RAM地址可 多达5个最低有效位始终出现在专门的地址信号LA[27:31]上。在地 址阶段可以使用解锁代替LAD[27:31]连接到地址的最低5个有效 位。对于某些RAM设备,比如说fast-page DRAM,LA[27:31] 用作 突发访问期间的列地址偏移量。

LAD[0:31]

I/O

复用的地址/数据总线。当在BRn[PS]中将端口配置为32位的时候, LAD[0:31]所有的信号线必须都连接到外部RAM数据总线,其中LAD[0:7] 是最高有效字节通道(地址偏移量为0) 。对于16位的端口大小,LAD[0:7] 连接到最高有效字节通道 (地址偏移量为0) , LAD[8:15]连接到最低有效字 节通道(地址偏移量为1) ;对于16位的端口LAD[16:31]无用。对于8位的端 口大小,只有LAD[0:7]连接到外部RAM。 状态 含义 时序 有效/无效——LAD[0:31]是一条共享的32位地址/数据总线,外部 RAM设备通过它传送数据和接收地址。 有效/无效——在LALE有效期间,LAD[0:31]上驱动的是用于后续 访问的RAM地址,在LALE有效时,外部逻辑应将地址置于 LAD[0:31]上,在LALE无效时锁存该地址。在LALE无效之后,此 时LAD[0:31]或者受写数据的驱动或者被LBC置于高阻状态,以便 对外部设备驱动的读数据进行采样。 在写访问的最后一个数据传输 之后,LAD[0:31]将被再次置为高阻状态。

LDP[0:3]

I/O

局部总线数据奇偶校验位。 驱动和接收LAD[0:31]上对应的数据阶段的奇偶 校验位。 状态 含义 有效/无效——在访问期间,对LAD[0:31]的每8位都会产生一个奇 偶校验位。这样,LDP0是LAD[0:7]的奇偶校验位,而LDP3是 LAD[24:31]的奇偶校验位。 对于端口尺寸小于32位的不用的字节通 道则没有定义其奇偶校验位。 有效/无效——驱动和接收LAD[0:31]上对应的数据奇偶校验位。对 于读访问来说, 在LDP[0:3]上采样每个字节通道的奇偶校验位的时 序与在LAD[0:31]上采样读数据的时序相同。LDP[0:3]的阻态变化 和LAD[0:31]一致。 有效/无效——用于符合JEDEC标准的SDRAM设备的总线时钟允 许信号(CKE) 。 在正常SDRAM操作期间有效。 有效/无效——LCLK[0:2]为分配的负载提供相同的总线时钟信号。 如果允许LBC DLL(见上图10-19的 LCRR[DBYP]),总线时钟相 位早于其他LBC信号的跳变(比如LAD[0:31 0:15]和 LCSn ),提 前的时间为匹配LSYNC_OUT和LSYNC_IN之间建立的DLL时序 循环所需要的延时。

时序

LCKE

O

局部总线时钟允许 状态 含义

LCLK[0:2]

O

局部总线时钟 状态 含义

LSYNC_OUT

O

DLL同步输出

状态 含义 时序

有效/无效——总线时钟的复制, 出现在LSYNC_OUT上, 应通过被 动时序循环传播, 最后返回到LSYNC_IN, 以获得正确的DLL锁定。 有效/无效——时序循环所产生的时间延迟必须补偿LCLK[0:2]双 向传输时间和系统中的时钟同步驱动器。 只有时序循环负载才能出 现在LSYNC_OUT上。 有效/无效——见关于LSYNC_OUT的描述。

LSYNC_IN

I

DLL同步输入 状态 含义

LDVAL

O

局部总线数据有效(仅用于LBC调试模式) 状态 含义 有效/无效——对于读访问, LDVAL在立即对LAD[0:31]上读数据采 样之前的一个总线周期中有效。对于写访问,LDVAL在LAD[0:31] 上的当前写数据有效的最后一个周期中有效。在突发传输中, LDVAL在每个数据节拍中都有效。 有效/无效——只有在LBC处于系统调试模式时才有效。在调试模 式中,当LBC产生数据传输应答的时LDVAL有效。

时序 LSRCID[0:4] O

局部总线源ID(仅用于LBC调试模式) 。在调试模式中,LSRCID[0:4]的所 有信号将被置高, 除非LSRCID[0:4]驱动的是标识控制LBC的内部系统设备 的调试源ID。 状态 含义 有效/无效—— 一直保持高电平,直到最后一个LALE有效的总线 周期,此时指示地址的源ID,或者直到LDVAL有效,此时指示与 数据传输相关联的源ID。在地址调试的情况下,只有当LAD[0:31] 上的地址包含所有的物理地址位—带有可选的填充—以重新构建 提交给LBC的系统地址时,LSRCID[0:4]才是有效的。例如, LSRCID[0:4]只有在SDRAM访问的CAS阶段才是有效的,因为在 CAS周期中,列、存贮体选择和行地址(通常不用)位都出现在 LAD[0:31]上。

10.3 内存映射/寄存器定义
表 10-3 列出了 LBC 的内存映射寄存器。 偏移量在 0x000-0xFFF 范围的未定义的 4 字节 地址空间是保留的。 表 10-3. 局部总线控制器内存映射 地址偏移量 0x0_5000 0x0_5008 0x0_5010 0x0_5018 0x0_5020 0x0_5028 0x0_5030 0x0_5038 0x0_5004 0x0_500C 0x0_5014 0x0_501C 0x0_5024 0x0_502C 0x0_5034 0x0_503C 0x0_5068 0x0_5070 0x0_5074 0x0_5078 0x0_5084 0x0_5088 0x0_5094 0x0_50A0 0x0_50A4 0x0_50B0 0x0_50B4 0x0_50B8 0x0_50BC 0x0_50C0 0x0_50D0 0x0_50D4 基寄存器 0 基寄存器 1 基寄存器 2 基寄存器 3 基寄存器 4 基寄存器 5 基寄存器 6 基寄存器 7 可选寄存器 0 可选寄存器 1 可选寄存器 2 可选寄存器 3 可选寄存器 4 可选寄存器 5 可选寄存器 6 可选寄存器 7 MAR—UPM 地址寄存器 MAMR—UPMA 模式寄存器 MBMR—UPMB 模式寄存器 MCMR—UPMC 模式寄存器 MRTPR —存贮器刷新定时器预 分频寄存器 MDR—UPM 数据寄存器 LSDMR—SDRAM 模式寄存器 LURT—UPM 刷新定时器 LSRT—SDRAM刷新定时器 LTESR—传输错误状态寄存器 LTEDR—传输错误禁止寄存器 LTEIR—传输错误中断寄存器 LTEATR—传输错误属性寄存器 LTEAR—传输错误地址寄存器 LBCR—配置寄存器 LCRR—时钟比率寄存器 R/W R/W R/W R/W R/W R/W R/W R/W R/W Read/ 位复位 R/W R/W R/W R/W R/W R/W 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 0x0000_0000 10.3.1.3/10-18 10.3.1.4/10-19 10.3.1.4/10-19 10.3.1.4/10-19 10.3.1.5/10-21 10.3.1.6/10-22 10.3.1.7/10-22 10.3.1.8/10-24 10.3.1.9/10-25 10.3.1.10/10-26 10.3.1.11/10-27 10.3.1.12/10-28 10.3.1.13/10-28 10.3.1.14/10-29 10.3.1.15/10-30 10.3.1.16/10-31 R/W 0x0000_0FF7 0x0000_0000 10.3.1.2/10-12 用途 操作 R/W 复位 0x0000_RR011 0x0000_0000 节/页 10.3.1.2/10-12

注 1:BR0 的端口大小由 RCWH[ROMLOC]的值配置,RCWH[ROMLOC]的值在复位时装入,所以, “RR” 的值可能是 0x08、0x10 或者 0x18。

10.3.1 寄存器说明
本节将详细说明 LBC 的配置、状态和控制寄存器,详细说明每一位和每一个字段。 未在表 10-3 中定义的 LBC 地址空间中的偏移量是不能以读或写的方式访问的。 类似的, 已定义寄存器中保留位只能写入 0, 因为在某些情况下, 写入 1 可能会产生不可预测的结果。 被指定为写 1 清除的位仅在写入 1 时清除,写入 0 无效。

10.3.1.1 基寄存器(BR0-BR7)
如图 10-2 所示,基寄存器( BRn)包括每个存贮体的基址和地址类型,存贮控制器使 用这一信息将地址总线值与当前被访问的地址进行比较。每个寄存器(存贮体)都包含一个 存贮器属性, 并为存贮器操作处理选择机器。 请注意, 在系统复位后, BR0[V]被置位, BR1[V] -BR7[V]被清除,BR0[PS]的值反映由复位配置字的引导 ROM 位置字段所配置的初始端口 的大小。

1

复位期间将 BR0 的有效位置位, 这样存贮体 0 是有效的, 其端口大小 (PS) 由复位时装入的 RCWH[ROMLOC]

配置。所有其它的基寄存器的所有位在复位时都被清除。

图 10-2. 基寄存器(BRn) 表 10-4 说明了 BRn 的各个字段。 表 10-4. BRn 的字段说明 位 0-16 名称 BA 说明 基址。 每个基址寄存器的高 17 位用来和地址总线上的地址相比较, 以决定总线主设备是否正在访问由存贮控制器控制的存贮体与地 址屏蔽位 ORn[AM]一起使用。 保留。 端口大小。指定该存贮器区域的端口大小。对于 BR0 来说,PS 由 复位过程中装入的复位配置字中的启动 ROM 位置字段进行配置。 对于所有其他存贮器体,该复位值为 00(表示端口大小未定义) 。 00 保留 01 8 位 10 16 位 11 32 位

17-18 19-20

— PS

21-22

DECC

指定数据错误检查的方法。 00 禁止数据错误检查,但生成正常的奇偶校验位 01 正常奇偶校验位生成和校验 10 读-修改-写奇偶校验位生成,并进行常规的奇偶校验。 (仅对 32 位端口) 11 保留 写保护。 0 允许进行读写访问 1 只能进行读访问。存贮控制器在对该存贮体的写周期里不会使 如果试图对该存贮体进行写操作, 则置位LTESR[WP] LCSn 有效。 被置为1(如果WP置位),并产生局部总线错误中断,如果允许, 终止该周期。

23

WP

24-26

MSEL

机器选择。为处理存贮器操作指定所使用的机器。 000 GPCM(复位值) 001 保留 010 保留 011 SDRAM 100 UPMA 101 UPMB 110 UPMC 111 保留 保留。 保留。 保留。 有效位。指示 BRn 和 ORn 的内容是有效的。 LCSn 保持无效除非 V 置位(对无有效位置位的区域的访问会引起总线超时 ) 。系统复 位后,只有 BRn[V]被置位。 0 该存贮体无效 1 该存贮体有效

27 28-29 30 31

— — — V

10.3.1.2 可选寄存器(OR0-OR7)
可选寄存器( ORn)定义存贮体的大小和访问属性,由 BRn[MSEL]定义的可选寄存器 的属性位支持下列 3 种操作模式: · GPCM 模式(参见 10.3.1.2.2 节, “可选寄存器(ORn)-GPCM 模式” ) · UPM 模式(参见 10.3.1.2.3 节, “可选寄存器(ORn)-UPM 模式) · SDRAM 模式(参见 10.3.1.2.4 节, “可选寄存器(ORn)-SDRAM 模式” ) 根据为存贮体选择的三种机器中的哪一种,可选寄存器有不同的解释。

10.3.1.2.1 地址屏蔽
可选寄存器的地址屏蔽字段(ORn[XAM,AM])屏蔽多达19个对应的ORn[BA,XBA]字 段。 在选择要访问的存贮体时, 34位内部地址中的15个最低有效位不参与存贮体的地址匹配。 单独屏蔽地址位允许使用不同大小地址范围的外部设备。 字段中的地址屏蔽位可以以任何顺

序被置位或清除,从而允许资源驻留在多个映射地址区域中。表10-5给出了256K-4G字节 的存贮体。 表 10-5. 存贮体大小与地址屏蔽的关系 17-18 位 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 AM 0000_0000_0000_0000_0 1000_0000_0000_0000_0 1100_0000_0000_0000_0 1110_0000_0000_0000_0 1111_0000_0000_0000_0 1111_1000_0000_0000_0 1111_1100_0000_0000_0 1111_1110_0000_0000_0 1111_1111_0000_0000_0 1111_1111_1000_0000_0 1111_1111_1100_0000_0 1111_1111_1110_0000_0 1111_1111_1111_0000_0 1111_1111_1111_1000_0 1111_1111_1111_1100_0 1111_1111_1110_1110_0 1111_1111_1111_1111_0 1111_1111_1111_1111_1 存贮器大小 4G 字节 2G 字节 1G 字节 512M 字节 256M 字节 128M 字节 64M 字节 32M 字节 16M 字节 8M 字节 4M 字节 2M 字节 1M 字节 512K 字节 256K 字节 128K 字节 64K 字节 32K 字节

10.3.1.2.2 可选寄存器(ORn)-GPCM 模式
在对应的 BRn[MSEL]选择 GPCM 模式时,图 10-3 显示了 ORn 的位字段。

1

OR0 在复位时被置位(GPCM 是复位后所有存贮体控制器的缺省控制机) ,所有其他可选寄存器的所有位

均被清除。

图 10-3. GPCM 模式下的可选寄存器(ORn) GPCM 模式的 ORn 字段的含义由表 10-6 给出。 表 10-6. ORn-GPCM 字段含义 位 0-16 名称 AM 描述 GPCM 地址屏蔽。屏蔽对应的 BRn 位。单独屏蔽地址位允许使用不同大 小地址范围的外部设备。字段中的地址屏蔽位可以以任何顺序被置位或

清除,从而允许资源驻留在多个映射地址区域中。 0 屏蔽相应的地址位。 1 在基址和事务地址的比较中使用对应的地址位。 见 10.3.1.2.1 节的“地址屏蔽” 。 17-18 19 — BCTLD 保留 禁止缓冲控制。在对当前存贮体访问期间禁止 LBCTL 有效。 0 在对当前存贮体访问期间 LBCTL 有效 1 在对当前存贮体访问期间 LBCTL 无效 片选无效时间。决定在GPCM处理外部存贮器写访问期间 LCSn 和 这里假设ACS≠00 (当ACS=00时, CSNT进行设置时, LWE 何时无效, 只有 LWE 受影响)。这有助于满足慢速存贮器和外设的地址/数据的保 持时间。 0 LCSn 和 LWE 正常无效。 1 LCSn 和 LWE 根据LCRR[CLKDIV]的值提前无效。 LCRR[CLKDIV] CSNT 含义
X 2 4或者8 0 1 1

20

CSNT

LCSn LCSn LCSn

和 LWE 正常无效 和 LWE 正常无效 和 LWE 提前四分之一总线时钟置反

21-22

ACS

片选设置的地址。 给出在 GPCM 处理外部存贮器访问时和地址变化关联 的 LCSn 有效的延时。系统复位时,OR0[ACS]=11。 LCRR[CLKDIV] 值 含义
X 00 01 2 4或者8 10 11 10 11

LCSn
保留

的输出和地址线时间一致。这里要注意它将

覆盖CSNT的值,使CSNT=0。

LCSn 的输出在地址线之后的半个总线时钟周期 LCSn 的输出在地址线之后的半个总线时钟周期 LCSn 的输出在地址线之后的四分之一个总线时
钟周期

LCSn

的输出在地址线之后的半个总线时钟周期

23

XACS

片选设置的附加地址置位。 该位将增加在 GPCM 处理外部存贮器访问时 和地址变化关联的 LCSn 有效的延时。系统复位后,OR0[XACS]=1。 0 片选设置的地址由 Orx[ACS]和 LCRR[CLKDIV]决定 1 片选设置的地址将扩展 (LCRR[CLKDIV]=4 或者 8 时, 请参考表 10-23 和表 10-24,在 LCRR[CLKDIV]=2 时请参考表 10-25 和表 10-26)

24-27

SCY

总线时钟的周期长度。在 GPCM 处理外部存贮器访问时,该字段将决定 插入总线周期中的等待状态的数量。因此,这是决定周期长度的主要参 数。总的周期长度依赖于其他的定时属性的设置。系统复位后, OR0[SCY]=1111。 0000 无等待状态 0001 1 个总线时钟周期的等待状态 …… 1111 15 个总线时钟周期的等待状态

28

SETA

外部地址终止位 0 由存贮器控制器内部终止地址,除非外部设备提前使 LGTA 信号有效 终止操作。

29

TRLX

1 LGTA 外部信号有效,从外部终止地址(只有 LGTA 可以终止访问) 。 定时释放。修改慢速存贮器和外设的定时参数的设置。 0 GPCM须正常定时。 1 根据下列参数释放定时: 在地址和控制信号之间增加一个额外的周期(仅当ACS不为00时) 。 ? 将由SCY指定的等待状态的数量翻倍,最多可达30个等待状态 ? 与EHTR协同延长读访问的保持时间 ? ?

LCSn (仅当ACS不为00时)和 LWE 信号在写期间提前一个周期
无效。

30

EHTR

读访问时的扩展保持时间。指示利用 TRLX 在当前存贮体读访问和下一 次访问之间插入多少个周期。 TRLX 0 0 1 1 EHTR 0 1 0 1 含义 存贮器控制器产生正常的定时。不插入附加 的周期。 插入 1 个空闲时钟周期 插入 4 个空闲时钟周期 插入 8 个空闲时钟周期

31

EAD

外部地址锁存延时。在使用外部地址锁存信号的时候允许附加的总线时 钟周期。 0 没有附加的总线时钟周期(LALE 仅有效一个总线时钟周期) 1 增加了附加的总线时钟周期(LALE 有效由 LCRR[EADC]所指定的总 线时钟周期数)

10.3.1.2..3 可选寄存器(ORn)-UPM 模式
在对应的 BRn[MSEL]选择 UPM 机器时,ORn 的位字段如图 10-4 所示。

图 10-4. UPM 模式下的可选寄存器(ORn) 表 10-7 说明 UPM 模式下的 ORn 中的各个字段。 表 10-7. ORn—UPM 字段说明 位 0-16 名称 AM 说明 GPCM 地址屏蔽。屏蔽对应的 BRn 位。单独屏蔽地址位允许使用不同大 小地址范围的外部设备。 字段中的地址屏蔽位可以以任何顺序被置位或清 除,从而允许资源驻留在多个映射地址区域中。

0 屏蔽相应的地址位。 1 在基址和事务地址的比较中使用对应的地址位。 17-18 19 — BCTLD 保留 禁止缓冲控制。在对当前存贮体访问期间禁止 LBCTL 有效。 0 在对当前存贮体访问期间 LBCTL 有效 1 在对当前存贮体访问期间 LBCTL 无效 保留 突发禁止,指示该存贮体是否支持突发访问。 0 该存贮体支持突发访问。 1 该存贮体不支持突发访问。选定的UPM按单访问顺序执行突发。 保留 时钟释放。与EHTR协同扩展读访问的保持时间。 读访问时的扩展保持时间。指示利用 TRLX 在当前存贮体读访问和下一 次访问之间插入多少个周期。 TRLX 0 0 1 1 31 EAD EHTR 0 1 0 1 含义 存贮控制器产生正常的定时。不插入附加的 周期。 插入 1 个空闲时钟周期 插入 4 个空闲时钟周期 插入 8 个空闲时钟周期

20-22 23

— BI

24-28 29 30

— TRLX EHTR

外部地址锁存延时。 在使用外部地址锁存信号的时候允许附加的总线时钟 周期。 0 没有附加的总线时钟周期(LALE 仅有效一个总线时钟周期) 1 增加了附加的总线时钟周期( LALE 有效由 LCRR[EADC] 所指定的总 线时钟周期数)

10.3.1.2.4 可选寄存器(ORn)-SDRAM 模式
在对应的 BRn[MSEL]选择 SDRAM 机器时,ORn 的位字段如图 10-5 所示。

图 10-5. SDRAM 模式下的可选寄存器(ORn) 表 10-8 说明 SDRAM 模式的 ORn 中的各个字段。 表 10-8. ORn—SDRAM 字段说明 位 0-16 名称 AM 说明 SDRAM 地址屏蔽。屏蔽对应的 BRn 位。单独屏蔽地址位允许使用不同 大小地址范围的外部设备。 字段中的地址屏蔽位可以以任何顺序被置位或

清除,从而允许资源驻留在多个映射地址区域中。可以在任意时刻对 AM 读写。 0 屏蔽相应的地址位。 1 在基址和事务地址的比较中使用对应的地址位。 17-18 19-21 — COLS 保留 列地址线的数目。设定 SDRAM 设备的列地址线的数目。 000 7 100 11 001 8 101 12 010 9 110 13 011 10 111 14 保留 行地址线的数目。设定 SDRAM 设备的行地址线的数目。 000 9 100 13 001 10 101 14 010 11 110 15 011 12 111 保留 页模式选择,为连接到存贮控制器存贮体的SDRAM选择页模式。 0 连续页模式(正常操作) 。在总线空闲时关闭页。 1 页一直打开,直到出现页不命中或刷新为止。 保留 外部地址锁存延时。 在使用外部地址锁存信号的时候允许附加的总线时钟 周期。 0 没有附加的总线时钟周期(LALE 仅有效一个总线时钟周期) 1 增加了附加的总线时钟周期( LALE 有效由 LCRR[EADC] 所指定的总 线时钟周期数)

22 23-25

— ROWS

26

PMSEL

27-30 31

— EAD

10.3.1.3 UPM 存贮器地址寄存器(MAR)
图 10-6 列出了 UPM 存贮器地址寄存器(MAR)的各个字段。

图 10-6. UPM 存贮器地址寄存器(MAR) 表 10-9 说明了 MAR 的字段。 表 10-9. MAR 字段说明 位 0-5 6-31 名称 — A 保留 在 UPM RAM 字中的 AMX 位的控制下,可以输出到地址信号线上 的地址。 说明

10.3.1.4 UPM 模式寄存器(MnMR)

UPM 模式寄存器( MAMR、MBMR 和 MCMR )包含 3 种 UPM 的配置,如图 10-7 所 示。

图 10-7. UPM 模式寄存器(MnMR) 表 10-10 说明了 UPM 模式的字段。 表 10-10. MnMR 字段说明 位 0 1 名称 — RFEN 保留 刷新允许。指示UPM需要刷新服务。如果在任一个UPM分配的片选上需要刷新 服务,那么必须为UPMA(刷新执行部件)置位该位。如果MAMR[RFEN]=0, 那 么将不提供刷新服务,即使UPMB和/或UPMC将它们的RFEN置位。 0 不需要刷新服务 1 需要刷新服务 命令操作码。当存贮器访问命中了一个 UPM 分配的存贮体时,该字段确定 由 UPMn 执行的命令。 00 正常操作 01 写入 UPM 阵列。在命中 UPM 分配的存贮体的下一次存贮器访问时, 将 MDR 的内容写入 MAD 所指向的 RAM 单元。 访问结束后, MAD 自动增加。 10 读 UPM 阵列。在命中 UPM 分配的存贮体的下一次存贮器访问时, 将 MAD 所指向的 RAM 单元的内容读入 MDR。访问结束后,MAD 自动增加。 11 运行模式。 在命中 UPM 分配的存贮体的下一次存贮器访问时, 执行写在 RAM 阵列中的模式。 该模式从 MAD 指向的单元开始执行, 直到 RAM 字中 的 LAST 位置位为止。 4 UWP L AM LUPWAIT极性低有效。当在UPM模式时,设置LUPWAIT信号的极性。 0 LUPWAIT高有效 1 LUPWAIT低有效 地址复用尺寸。确定当前存储周期的地址以何种方式输出到地址信号线上。 当要与设备接口,而该设备需要在相同信号线上进行行和列地址复用的时 候,需要使用该字段。 值 000 001 010 011 100 101 LA0-LA1 5 0 0 0 0 0 0 LA1 6 A8 A7 A6 A5 A4 A3 LA1 7 A9 A8 A7 A6 A5 A4 LA1 8 A10 A9 A8 A7 A6 A5 LA19-LA2 8 A11-A20 A10-A19 A9-A18 A8-A17 A7-A16 A6-A15 LA2 9 A21 A20 A19 A18 A17 A16 LA3 0 A22 A21 A20 A19 A18 A17 LA3 1 A23 A22 A21 A20 A19 A18 说明

2-3

OP

5-7

110 -11 1 8-9 DS

保留

禁用定时器周期。确保对UPMn控制的同一个存贮体访问之间的最小时间。 该禁用定时器由RAM阵列字中的TODT位开启。超时后,UPMn允许该机器 访问,处理到同一存贮体的存贮模式。也允许该UPMn访问不同的存贮体。 为了避免对不同存贮体的后续访问之间发生冲突,RAM阵列中服务请求的 最小模式必须小于DS所确定的周期。 00 1个总线时钟禁用周期 01 2个总线时钟禁用周期 10 11 3个总线时钟禁用周期 4个总线时钟禁用周期

10-1 2

G0CL

0号通用线控制。 在UPMn被选中用来控制存贮器访问时, 确定哪根逻辑地址 线可以输出到LGPL0信号线上。 000 A12 001 A11 010 A10 011 A9 100 A8 101 A7 110 A6 111 A5 LGPL4输出线禁止。决定UPMn阵列中的对应位如何对LGPL4/LUPWAIT信 号进行控制。见10-67页的表10-30。 值 0 1
LGPL4/LUPWAIT信号功能 LGPL4(输出) LUPWAIT(输入)

13

GPL4

UPM字位的解释 G4T1/DLT3 G4T1 DLT3 G4T3/WAEN G4T3 WAEN

14-1 7

RLF

读循环字段。决定在 UPMn 中为突发或单拍读模式所定义的循环的执行次 数,或当 MnMr[OP]=11 时(运行命令模式)所执行的循环次数。 0000 16 0001 1 0010 2 0011 3 …… 1110 14 1111 15 写循环字段。决定在 UPMn 中为突发或单拍写模式所定义的循环的执行次 数。 0000 16 0001 1 0010 2

18-2 1

WLF

0011 3 …… 1110 14 1111 15 22-2 5 TLF 刷新循环字段。决定在UPMn中为刷新服务模式所定义的循环的执行次数。 0000 16 0001 1 0010 2 0011 3 …… 1110 14 1111 15 机器地址。所执行命令的 RAM 地址指针。该字段在每次 UPM 访问且 OP 位被设置成 WRITE 或者 READ 的时候加 1。每个 UPMn 地址范围为 64 个 字。

26-3 1

MAD

10.3.1.5 存贮器刷新定时器预分频寄存器( MRTPR)
如图 10-8 所示,MPTPR 用来将系统时钟分频,为 SDRAM 和 UPM 刷新定时器提供时 钟。

图 10-8. 存贮器刷新定时器预分频寄存器(MRTPR) 表 10-11 说明了 MRTPR 的字段。 表 10-11. MRTPR 字段说明 位 0-7 8-31 名称 PTP — 说明 刷新定时器预分频器。决定刷新定时器输入时钟的周期。将系统时钟除以 PTP,但该值为0x0000_0000时除外,它表示最大除数为256。 保留

10.3.1.6 UPM 数据寄存器(MDR)
如图 10-9, MDR 包括 UPM 读或写命令从 RAM 阵列读出或写入的数据。 必须在向 UPM 发送命令之前设置 MDR。

图 10-9. UPM 数据寄存器(MDR)

表 10-12 说明了 MDR[D]。 表 10-12. MDR 字段说明 位 0-31 名称 D 说明 当向UPM提供写或读命令时(MnMR[OP] = 01 或者 MnMR[OP] = 10) , 要从RAM阵列读出或写入RAM阵列的数据。

10.3.1.7 局部总线 SDRAM 机寄存器(LSDMR)
如图 10-10 所示,LSDMR 用来配置附属于 SDRAM 的操作。

图 10-10. 局部总线 SDRAM 机寄存器(LSDMR) 表 10-13 说明了 LSDMR 字段。 表 10-13. LSDMR 字段说明 位 0 1 名称 — RFEN 保留 刷新允许。指示 UPM 需要刷新服务。 0 不需要刷新服务 1 需要刷新服务 SDRAM操作。当访问SDRAM设备时,选择进行的操作。见10.4.3.3 节。 “Intel PC133和JEDEC标准的SDRAM接口命令” 。 值 000 001 010 011 100 101 110 111 5-7 8-10 — BSMA 保留 存贮体选择复用地址线。选择将哪些地址信号用作 SDRAM 的 2-位存 贮体选择地址。注意,只支持 4 个存贮体的 SDRAM。 000 LA[12:13] 100 LA[16:17] 001 LA[13:14] 101 LA[17:18] 010 LA[14:15] 110 LA[18:19] 011 LA[15:16] 111 LA[19:20] 保留 含义 正常操作 自动刷新 自动刷新 模式寄存器写 预充电存贮体 预充电所有存贮体 激活存贮体 无有效数据传输的读/写 用途 正常操作 初始化 调试 初始化 调试 初始化 调试 调试 说明

2-4

OP

11-13



14-16

RFRC

刷新恢复。按总线时钟周期设置刷新恢复时间间隔。为REFRESH命令 之后的ACTIVAVE或REFRESH命令定义最早的时间。见10.4.3.7.5节 “刷新恢复时间间隔” 。 000 保留 100 6个时钟 001 3个时钟 101 7个时钟 010 4个时钟 110 8个时钟 011 5个时钟 111 16个时钟 为PRECHANGE命令之后的ACTIVAVE或REFRESH命令定义最早的 时间 (总线时钟周期等待状态的数量) 。 见10.4.3.7.1 节“PRECHANGE 到ACTIVAVE的时间间隔” 。
000 8 001 1 010 2 011 3 100 4 101 5 110 6 111 7

17-19

PRETOACT

20-22

ACTTORW

为ACTIVAVE命令之后的READ/WRITE命令定义最早的时间(总线时 钟周期等待状态的数量) 。见10.4.3.7.2 节 “ACTIVAVE到 READ/WRITE的时间间隔” 。
000 8 001 保留 010 2 011 3 100 101 110 111 4 5 6 7

23

BL

设置 SDRAM 访问的突发长度 0 SDRAM 突发长度为 4。如果端口大小为 16 位,则使用该值。 1 SDRAM 突发长度为 8。如果端口大小为 32 位或者 8 位,则使用该 值。 保留 写恢复时间。定义在最后一个数据写入SDRAM之后的PRECHANGE 命令的最早的时间。见10.4.3.7.3 节“列地址到第一个数据输出—— CAS等待时间” 。
00 01 10 11 4 保留 2 3

24-25 26-27

— WRC

28 29

— BUFCMD

保留 控制线有效定时。如果将外部缓冲器放在连到 SDRAM 和地址线的控 制 线 上 , 置 位 BUFCMD 将 引 起 除 了 LCSn 、 LCKE 、 LALE 和 LSDDQM [0:3]之外的所有 SDRAM 控制线有效 LCRR[BUFCMDC]中 个周期,而不是一个周期。见 10.4.3.7.6 节。 “外部地址和命令缓冲区 (BUFCMD) ” 。 0 正常控制线定时 1 除 LCSn 之外的所有控制线都有效,由 LCRR[BUFCMDC]规定的周 期数。

30-31

CL

CAS 等待时间。 定义在 SDRAM 采样一个列地址后的第一次读数据的

时间。 00 扩展的 CAS 等待时间。依照 LCRR[ECL]。见表 10-22。 01 1 10 2 11 3

10.3.1.8 UPM 刷新定时器(LURT)
LURT 为所有选择 UPM 机器、刷新允许(MnMR[RFEN]=1)的有效存贮体产生一个刷 新请求,如图 10-11 所示。每当该定时器超时时,合格的存贮体就使用所选的 UPM 产生一 个刷新请求。这些合格的存贮体循环产生请求。

图 10-11. UPM 刷新定时器(LURT) 表 10-14 说明了 LURT 的字段。 表 10-14. LURT 字段说明 位 0-7 名称 LURT 说明 UPM刷新定时器时间。与定时器预分频器(MRTPR)一起,按照下面的公 式来决定该定时器的时间:

例如:对于266MHz的系统时钟和15.6μs的请求服务率来说,给定 MRTPR[PTP]=32,LURT的值应为128(10进制)。128/(266MHz/32) =15.4μs,该值小于所要求的服务时间15.6μs。 注意,复位值(0x00)将最大时间设为256*MRTPR[PTP]个系统时钟周期。 8-31 — 保留

10.3.1.9 SDRAM 刷新定时器(LSRT)
如图 10-12 所示,LSRT 为所有选择 SDRAM 机器、刷新允许(LSDMR[RFEN]=1)的 有效存贮体产生一个刷新请求。当该定时器超时时,所有合格的存贮体使用 SDRAM 机产 生一个存贮体交错的自动刷新请求。

图 10-12. LSRT SDRAM 刷新定时器(LSRT) 其中,LSRT 含义参见表 10-15。

表 10-15. LSRT 字段说明 位 0-7 名称 LSRT 说明 SDRAM刷新定时器时间。与定时器预分频器(MRTPR)一起,按照下面的 公式来决定该定时器的时间:

例如:对于266MHz的系统时钟和15.6μs的请求服务率来说,给定PTP=32, LSRT的值为128(10进制)。128/(266MHz/32)=15.4μs,该值小于所要 求的服务时间15.6μs。 注意,复位值(0x00)将最大时间设为256*MRTPR[PTP]个系统时钟周期。 8-31 — 保留

10.3.1.10 传输错误状态寄存器( LTESR)
局部总线控制器有 5 个用于错误管理的寄存器: · · · · · 传输错误状态寄存器(LTESR)指明错误的原因。 传输错误检查禁止寄存器(LTEDR)用来启用或禁止错误检查。 传输错误检查中断寄存器(LTEIR)允许通过中断报告错误。 传输错误属性寄存器(LTEATR)捕获错误的源属性。 传输错误地址寄存器(LTEAR)捕获导致错误的事务的地址。

如图 10-13 所示, LTESR 是一个写 1 清除的寄存器。 LTESR 寄存器读没有什么异常, 但写操作可能清除位,但不会置位该位。写该寄存器且对应位的位置上数据是 1 时,清除那 一位。 例如, 仅清除写保护错误位 (LTESR[WP]) 而不影响其它 LTESR 位, 应将 0b0400_0000 写入该寄存器。

图 10-13.传输错误状态寄存器(LTESR) 表 10-16 说明了 LTESR 的字段。 表 10-16. LTESR 字段说明 位 0 名称 BM 说明 总线监控器超时。 0 没有发生局部总线监控器超时。 1 发生局部总线监控器超时在从事务开始的LBCR[BMT]*8个总线时钟周 期里,总线上没有数据节拍的响应。 保留 奇偶校验

1 2

— PAR

0 无局部总线奇偶校验错误 1 有局部总线奇偶校验错。LTEATR[PB]指示引起错误的字节通道, LTEATR[BNK]指示被访问的存贮控制器。 3-4 5 — WP 保留 写保护错误。 0 没有发生写保护错误。 1 试图对由存贮控制器定义为只读的局部总线存储区域进行写操作。 通常, 在这种情况下,将会出现总线监控器超时错误(因为周期不能自动终止) 。 保留 片选错误。 0 没有发生片选错误 1 发送至 LBC 的事务没有命中任何一个存贮体 保留

6-11 12

— CS

13-31



10.3.1.11 传输错误检查禁止寄存器( LTEDR)
如图 10-14 所示, LTEDR 用来禁止错误检查。注意,错误检查的控制与通过中断机制 的错误报告的控制是相互独立的。

图 10-14. 传输错误检查禁止错误寄存器(LTEDR) 表 10-17 说明了 LTEDR 中的各字段。 表 10-17. LTEDR 字段说明 位 0 名称 BMD 总线监控器禁止。 0 总线监控器允许 1 总线监控器禁止 保留 奇偶错误校验禁止。 0 奇偶错误校验允许 1 奇偶错误校验禁止 保留 写保护错误检查禁止。 0 写保护错误检查允许 1 写保护错误检查禁止 保留 片选错误检查禁止。 0 片选错误检查允许 1 片选错误检查禁止 说明

1 2

— PARD

3-4 5

— WPD

6-11 12

— CSD

13-31



保留

10.3.1.12 传输错误中断寄存器( LTEIR)
如图 10-15 所示,LTEIR 用于通过 LBC 内部中断机制发送或阻塞错误报告。软件应该 在允许中断前清除寄存器中尚未解决的错误。中断发生后,清除相关的 LTESR 错误位也就 清除了中断。

图 10-15. 传输错误中断寄存器(LTEIR) 表 10-18 说明了 LTEIR 中的各字段。 表 10-18. LTEIR 字段说明 位 0 名称 BMI 总线监控器错误中断允许。 0 总线监控器错误报告禁止 1 总线监控器错误报告允许 保留 奇偶校验错误中断允许。 0 奇偶校验错误中断禁止 1 奇偶校验错误中断允许 保留 写保护错误中断允许。 0 写保护错误中断禁止 1 写保护错误中断允许 保留 片选错误中断允许。 0 片选错误中断禁止 1 片选错误中断允许 保留 说明

1 2

— PARI

3-4 5

— WPI

6-11 12

— CSI

13-31



10.3.1.13 传输错误属性寄存器( LTEATR)
LTEATR 如图 10-16 所示。 在 LTEATR[V]被置位之后, 软件必须清除该位以允许 LTEATR 和 LTEAR 更新后续出现的错误。

图 10-16. 传输错误属性寄存器(LTEATR) 表 10-19 说明了 LTERATR 的字段。 表 10-19. LTERATR 中字段含义说明 位 0-2 3 名称 — RWB 保留 错误事务类型: 0 错误的事务为写事务 1 错误的事务为读事务 保留 当在到LBC的内部接口上提供该信息时,包捕获事务源。源ID调试信息的 编码和AEATR[MSTR_ID]的编码一样。 (见6.2.6节“仲裁器事件属性寄存 器(AEATR)” ) 字节奇偶校验错。有四个奇偶错误状态位,每个字节通道一个。当字节出 现奇偶校验错误时置位一位(第16位代表字节0,最高有效字节通道) 。 存贮控制器存贮体。每个存贮控制器存贮体都有一个错误状态位(第 20 位 代表存贮体 0) 。如果局部总线的某一存贮控制器存贮体有错,则置位某一 位。 这里要注意的是如果该错误不是由奇偶校验错引起的, 那么 BNK 是无 效的。 保留 错误属性获取有效。指示捕获的错误信息有效。 0 捕获的错误属性和地址是无效的 1 捕获的错误属性和地址是有效的 说明

4-10 11-15

— SRCID

16-19 20-23

PB BNK

24-30 31

— V

10.3.1.14 传输错误地址寄存器( LTEAR)
发送错误地址寄存器(LTEAR)如图 10-17 所示。

图 10-17. 传输错误地址寄存器(LTEAR) 表 10-20 说明了 LTEAR[A]字段。 表 10-20. LTEAR 字段说明 位 0-31 名称 A 说明 错误的事务的地址。保存导致错误的事务的 32 位地址。

10.3.1.15 局部总线配置寄存器( LBCR)
LBCR 如图 10-18 所示。

图 10-18. 局部总线配置寄存器 表 10-21 说明了 LBCR 的字段。 表 10-21. LBCR 字段说明 位 0 名称 LDIS 说明 局部总线禁止。 0 局部总线允许 1 局部总线禁止。不产生对内部事务的应答。 保留 定义 LBCTL 的用途。 00 将 LBCTL 用作 GPCM 或 UPM 访问的 W/ R 控制(缓冲控制) 01 将 LBCTL 仅用作 GPCM 访问的 LOE 10 将 LBCTL 仅用作 GPCM 访问的 LWE 11 保留 10-13 14 — LPBSE 保留 在 LGTA /LGPL4/LUPWAIT/LPBSE信号上允许奇偶校验字节选择。 0 禁止奇偶校验字节选择。 LGTA /LGPL4/LUPWAIT/LPBSE信号对存贮 器控制可用,作为LGPL4(输出)或 LGTA /LUPWAIT(输入)。 1 允许奇偶校验字节选择。将 LGTA /LGPL4/LUPWAIT/LPBSE信号专门 用于奇偶校验字节选择输出,且禁止LGTA/ LUPWAIT。 决定奇校验还是偶校验。如果写入数据时采用 EPAR=1,而读数据时采用 EPAR=0,则会产生用于测试目的奇偶校验错。 0 奇校验 1 偶校验 总线监控器定时。定义总线监控器的超时时间。清除BMT(复位值)选择 最大2048个总线时钟周期。对于任意非零值的BMT,发生超时错误之前倒 数的LCLK时钟周期的数量=BMT*8个总线周期。 除了BMT=0x00之外, BMT 的最小值是5,对应的总线周期数为40。较短的超时时间会有可能在 见10.4.1.5节 “奇偶产生和校验” (LDP)” SDRAM操作期间导致虚假错误。 保留

1-7 8-9

— BCTLC

15

EPAR

16-23

BMT

24-31



10.3.1.16 时钟比率寄存器( LCRR)
如图 10-19 所示,时钟比率寄存器设置系统时钟对 LBC 总线频率的比率。同时包含为 地址和控制信号提供额外延迟周期的配置位。

注意
为了系统的正确运行, 在访问局部总线存贮器或其他设备的时候, 本寄存器的

设置不得改变。在执行来自局部总线控制器存贮器的指令时,需要特别小心。

图 10-19. 时钟比率寄存器(LCRR) 表 10-22 说明了 LCRR 各个字段。 表 10-22. LCRR 字段说明 位 0 名称 DBYP 说明 DLL 旁路。在使用较低总线频率时,如果 DLL 不能锁定,则应置位。 在 DLL 旁路模式下,在总线时钟周期的中间捕获输入数据。 0 DLL 允许 1 DLL 字段旁路(默认值) 保留 SDRAM 控制信号的附加延时周期。当 LSDMR[BUFSMD]=1 时,定义 为每个 SDRAM 命令增加的周期数。 00 4 01 1 10 2 11 3 保留 扩展的 CAS 等待时间。 当 LSDMR[CL]=00 时, 为 SDRAM 访问定义扩 展的 CAS 等待时间。 00 4 01 5 10 6 11 7 保留 外部地址延时周期。定义 LALE 有效的周期数。 00 4 01 1 10 2 11 3 保留 系统(输入)时钟分配器。设置(输入)系统时钟和存贮器总线时钟 之间的频率比例。只允许下表所列的值: 0000-0001 保留 0010 2 0011 保留 0100 4 0101-0111 保留

1 2-3

— BUFCMDC

4-5 6-7

— ECL

8-13 14-15

— EADC

16-27 28-31

— CLKDIV

1000 8 1001-1111 保留


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